FPGA程式不穩定問題

bing

不知道您們是否有設定timing constrain，不只有設定clock 的頻率，還要有input/output delay，
因為FPGA的net/cell delay都遠比ASIC大，所以如果沒有設定好constrain，有可能每次的結果都不是您預期的。

bing

最佳化是另一個軟體做的？？
您是指synthesis 和 P＆R是不一樣的軟體嗎？
0 F7 d9 y. P! H還有您說，相同的輸入條件，會有一樣的錯誤輸出，這是指您要的功能不正常嗎？