FPGA程式不穩定問題

tommywgt

combinational logic難免會出現glitch雜訊
愈複雜的電路當然可能產生的glitch機會愈大, 在debug時常常並不容易找出來
8 V: I! R3 Z* n3 h" A
) j0 q! W8 [+ f% c# e" Z! _# V你的建議也是個解決方法之一, 這類的問題不建議求助tool解決, 因為很容造成不穩定或留下隱藏的bug, 可以的話還是從設計下手吧

tommywgt

另外考慮過coding style了嗎?
原始設計者跑的模擬是post layout simulation嗎?
) G( z( j2 i1 D! e( }0 M0 [(至少要有gate level simulation)
) G8 V8 {! f: ~5 t# d否則不同的tool的模擬結果也只能參考用