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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › FPGA程式不穩定問題
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[問題求助] FPGA程式不穩定問題

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ICKELL
1#
發表於 2009-1-16 17:11:34 | 顯示全部樓層
Bus 讀取先要確認是FPGA 本身造成,或是PCB layout 造成的, 先用FPGA 廠商所提供的Ｔools 測量內部信號,是否為正常?如為正常可能要往FPGA 內部之delay 或是PCB layout 去找問題! 4 g- `/ F4 n) ^: o& P

1 p: H( A1 q& b. Q3 ^% Z! \( D- @
eASIC : FPGA and ASIC cost down solution 部落格 http://tw.myblog.yahoo.com/easic007/
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