FPGA程式不穩定問題

walltsou

公司使用FPGA的寫法皆來自電子部門主管，使用Verilog。但我在使用上發現使用該主管的程式架構寫法上有問題。會有部分模組不是很正常。
- }9 u, }6 H  w6 {' U. [尤其是Bus讀寫的管理界面，它會有讀入，寫出及三態三種模式，整個為純組合邏輯。
我主張在FPGA中不要使用整個大模組為純組合邏輯，因為每次都有點問題。
* J6 j% {9 S2 ]: j6 T4 Y後來轉任軟體，最近一次除錯又發現寫入FPGA值有問題。
但我無法明確告知是那個純組合邏輯模組產生出來的問題，而且已有幾個產品都有點類似的問題。
6 z. J  N: t5 F9 l2 J0 l在FPGA中寫一個大模組為純組合邏輯為何會有不穩定現象?

walltsou

timing constrain有設，但因最佳化是另一套軟體做的。所以我認為問題出在這�。
# m& \  k( v. |' l9 _不過確實每次都有點不一樣的結果。但相同的輸入條件，會有一樣的錯誤輸出，但大部分狀況都是正常。
0 \' j* L; L5 k1 e
0 {+ b( |3 d& h' ]# x至於layout上的問題，我想是沒有，因為速度還沒到100MHz。而且是板子固定，改FPGA程式的狀況。外部CPU送的指令相同。
$ x$ e0 e0 U8 Z5 a7 s
問題目前比較大的是跨部門溝通，我目前在軟體部，問題FPGA程式在電子部。有時很想自己拿來改。

walltsou

P&R是同一套。synthesis是另一家的軟體。
但以邏輯推出來的結果，其輸出大部分正常。因為除錯，所以會複製出錯狀況，很固定，一樣的條件，一樣的錯誤輸出。動程式碼後，有可能變成另一個模組出問題。
: {# k6 S5 F/ f' N+ {  k2 w6 |* N4 U本以為是我寫過大的程式，所以我使用路徑中加暫存器來穩定，這招有用，但電子部的人不認同。
" C. M1 e  z8 ]$ L4 y- o# T( g: Q後來在學校另外遇到一位研究生，也有類似的問題，使用我的方法也是有效。
有時主管級的面子比事實重要，證明了他的錯，還是不理你，看一眼就不理了，仍是堅持他做了一個月以上的模擬是不會出錯的。要我把開機所有時間的信號記錄他才能模擬。我可以重覆產生錯誤狀況，這點就是不能用，奇怪。

walltsou

經過這次的經驗，我覺得在設計時要加入測試方法。就是在實際上產生數據丟入。用類似亂數的資料送入。這樣一秒就可以測上萬個樣本。用模擬一個月能模擬數百的樣本就不錯了。

walltsou

System Clock為54Mhz,60Mhz,66Mhz。
# z2 U. I  n5 m2 D+ ~另外我引入data flow寫法，和一般的if描述不同。
5 Y& e* }) B6 f* y我個人習慣使用?:方式來寫。對於輸出，只有一組，這樣我可以知道可能的路徑有那些。
例如：
a=>(x)?b:c;
4 M% @- g) I7 E3 T& T$ W電子部之前規定寫為if...else。
1 ~6 g5 b  y1 w* a3 l寫成if...else遇到路徑太長，就不好改。因為到底套了幾層if反而不好找。而合成器對於我認為不必要防護的輸入信號做了互斥，增加路徑長度。
data flow的寫法就好加。當然我這樣寫結果就是被趕出電子部，原因是"沒人看得懂"。