FPGA程式不穩定問題

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不知道你的純組合邏輯的最長path 是有多長呢, 如果妳的FPGA runtime的時脈在30MHz以下甚至到20MHz, 其實timing constrain 應該都可以達到要求, 如果有要出chip的話, 要chip 的verilog版本和fpga的verilog版本不一樣是不可行的, fpga 是用來驗證chip的, 這兩個的verilog版本不一樣的話, 那在fpga 驗證對的東西, 如何保證在chip是對的呢! 我覺得有時候值會有錯應該和前面有人提到第一個是的 timing 的問題, 這個問題只要看看fpag tool的timing report就可以, 第二個我有碰過fpga memory 以及register在開機後並沒有初始化, 所以會是一些奇怪的值, 奇怪的讓邏輯一開始或是bus的內部就隱藏了問題, 只是如果沒有碰到適當的pattern, 也許問題不會發生, 這個問題就不好找了