Quartus II中Chip Planner的delay time

ccmkn

因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
- Y5 J& Q5 R  I6 p而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：

0 c4 ~+ D0 }% d7 {" j5 n+ T從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
LE內部到輸出的delay時間為：0.2 ns
7 J0 Z' D' Q% d5 k+ d, [從LE輸出到CPLD輸出port的delay時間為：1.695 ns
$ R: {( l7 o# c* J2 v
從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
- s6 k3 M: {, ?) GQuartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？
1 }$ Z# |3 q  D( {4 |" N
/ c1 E0 H$ f6 R) F( v# N. R# D拜託懇請解惑了，
3 Y( q, `3 @1 k9 o, d
* D' y3 P6 T) P6 \9 Q! E9 o感謝。

jason_lin

Chip Planner可以調整delay???
好像沒這個功能吧?
" w- ]5 Y' K# g- E看Timing應該看report裡面的比較準吧!
因為布線完的delay都存在report裡(Timing report),
3 [4 A0 n; X' E( O而也不應該看fan out吧???
* H* E4 Q' z) ~; U! F3 s- D應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
' y0 s& q- G4 Uex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
^_^