請教 Band-gap BJT 如果 layout 不 match

yalon

有一問題想跟大大们請益??
如果是 bandgap 內bipolar layout 因製程變異; 導致silicon 上所見 並非如 cuicuit 上所建 1:8;
! Y! T9 z  v8 v: E
1 p6 g4 @" i/ M) s' J那麼在 silicon 上所見到的 reference voltage electric 特性會變怎樣.
" x  a% A  ^5 E- N* L, {  A1 z
歡迎大家發言...
謝謝
/ W& ?, J/ M- ?5 x& u( [" a
# d0 m9 @1 x! t- V2 W
以下是 bandgap voltage reference 的相關討論:
bandgap無法將壓差降低  
; k9 z: i1 J& V  Tbandgap voltage reference?
9 Y2 F3 H' b  k7 {  V1 a% B2 C關於CMOS的正負Tc
如何在CMOS process 中做好溫度感應器?
. ~/ s/ z6 ^: j( x& C3 _請問有關 bandgap 內 op的 spec ....
bandgap的模擬問題 (單N,PMOS組成)
BandgapDC扫描温度特性时,不能正常工作

; I; M  I7 _" T2 j4 D# q- W

) p  d9 e  s$ N7 q: u[ 本帖最後由 sjhor 於 2009-3-17 05:54 PM 編輯 ]

jsp0520

相同面積下我再公司作通常會選能畫到16或25顆的尺寸(2X2, 5X5, 10X10)
科數越多OP_OFFSET影響越小

2008ql

" i6 g7 u# k% R* I
回復 2# semico_ljj
4 F& M# ]6 [; K6 }: p

dear semico_ljj，
我現在做bandgap reference,覺得連接電阻的metal,以及電阻到地的metal對reference輸出的溫飄有較大影響。請問以您的經驗，這種影響大嗎，有什麽改進的措施嗎？
& D, n1 v: l! [$ R還有從postsim的結果推斷，地電位應該是向上飄了，有這種可能嗎？
能具體介紹一下您說的電阻匹配嗎？
3 t7 Q, g; x! ?+ M- \# p謝謝！
. K0 f8 x5 |3 }4 J$ X& @也請其他各位高手指教！

donothing

回復 13# guang3000
% Z# ]. N7 ?9 u) q) o
    請問一下   在 Bandgap後加一級的 op buffer , 量出來 40 mV 是一堆 IC的量測值吧
# F8 x) w1 ]- N& w1 R% D/ n& L
( X# D( y7 y( a. x" s1 |" E    這樣子不是會把 每個 op 的 offset 也包含進來了嗎 ?

    有的剛好與 BG 正負相抵, 有的剛好累加, 還是我的解讀有錯呢?

jesseyu

The area of emitter will have mismatch and is proportional to the BJT size, thus bigger is better. Also, the bigger the area is , the less sensitive it will be to the current injected.

u8912017

如果是我的話我也是會選擇使用 10 x 10 的 BJT

# C4 I$ X+ [4 }. o; y: P原因無他…因為layout area比較大，所以gain到的 delta offset也會比較小
+ {0 e4 x  O$ f# H2 c: q+ C6 o
另外，bandgap的分壓電阻我到是覺得還好…因為他是ratio式的

8 f0 ]% P8 \! ^3 v% v9 k所以即使process飄掉的話也是一起飄向同一邊！！！

guang3000

我们公司的bandgap不用trimming , 加上一个电压跟随器（测量用）， 电压变化是正负40mv , 架构还没完全看明白，这个bandgap性能到底如何呢？

dyjguilin

其实可以通过仿真大致的确定一下影响
不同结构的BG对器件的敏感度是不一样的，可能BJT的变化并无太大影响，也可能有毁坏性的作用
仿真中一般有dc sense仿真（好像主流的仿真工具都有）
( b) x0 g1 f0 S% A' {. k" ?尝试调试一下期间的参数变化（需要design rule和fab库文件的支持），看看那些器件对BG影响最大

gimayon

有種 疊2層 pnp 的 bandgap 架構

有高人說對製程偏移影響較小
' W+ V9 L% q' c1 Q5 g$ ^  N# i
可惜我只看過 run過  沒實際下ic回來測試過...

nesty.tseng

我的看法是...如果你需要很準的reference電壓
% K8 W" x4 p; R4 z; [2 T光想靠layout matching是很難的
2 L$ g8 b5 [# I% F多準備一些trim吧
4 T/ Z" q/ m4 {基本上1:8已經是ok了
6 {/ [! Q! o4 t! w+ I重要的是你R的layout跟type

liangshangquan

5×5和10×10在面積上當然10*10的match更好，REF的離散性更好，另外由於E面積的區別，會造成BJT的vbe有所差別

semico_ljj

Area 越大，matching 越好

erdong2000cn

match对电路影响比较大，如果要降低噪声的话，需要选择较大的bjt，我们选的一般是10×10

異星人

我曾經下過顆包含BJT的Bandgap電路
3 v) T) \! q; |- A5 }6 g
只是測量晶片時

3 a; [5 ^8 V4 Y  B/ s, X* Operformce降低相當多啊
3 ^7 c9 o' W/ Z7 a$ w0 j
3 U7 [) ?% \8 J- |3 ^' M# y而且BJT有match到
; E6 F+ f* F9 k6 F; C3 m) e' {
! G8 k$ q5 ]0 D. j9 B; j2 M你可以注意BJT Bandgap是否相當的關鍵重要
% S8 R8 P3 ?, C' A
% s" R" _: N  c" I7 X3 K& N再去考量電路的Layout架構

semico_ljj

是的，一般Foundry提供 5×5的；10×10的；20×20的。实际可以看情况！取10×10的是面积和精度的折衷！

finster

我個人都是選10x10的BJT
/ h* H2 A% D* s+ @# ~以前我們曾從HSPICE Model來看,發覺到10X10在溫度係數上相較於其他size是比較穩的,不過,各家製程廠不見得都會是這種情況,所以,必需以各家所提供的HSICE model比較後才會知道
3 s# ]$ ?5 m/ @至於1:8,若沒有照九宮格的layout排法,在製程上是不會有問題,但出現的performance可能會有一些小問題,但影響多大,其實很難說,畢竟T公司的技術比起其他三級的製程廠技術來說,這些小地方就決定了T公司的價值存在,有些三級製程廠所提供的HSPICE model還不見得很準,有時還得下test key來驗證一下它的HSPICE model的準確性
至於monte carole能不能模擬出來看,當然有辦法模擬,但成效如何,其實還是得看製程廠的技術和提供的model

yalon

Dear S 大:
怎樣說 為何通常 bjt 不會有大問題 ?
例如 九公格內的單一unit 是 1umx1um 好 還是 10umx10um 好 ??
# ]# {2 G7 W* P5 H, b7 F* R5 g& M  s
1 X0 ]+ [  n2 P) p$ s) r. {如果沒選好 ....影響有多大 ???
9 B5 q. W* @+ q  C# O, D1 G3 g' V這能用 monte carole 來仿看看嗎 ??
2 ?3 L- E+ T2 C% ?& i+ v
多謝.

semico_ljj

1：8的设计一般不会出问题的，倒是Res的matching倒是要注意