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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ㄧ個VERILOG程式的問題
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[問題求助] ㄧ個VERILOG程式的問題

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YOYOYOBO
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1#
發表於 2008-11-11 11:26:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位大哥好，我是一個科大學生，日前寫了一段VERILOG的程式，目前語法都正確了(編譯都過了，但模擬解果是錯誤的)，但是出現了許多警告，我自己GOOGLE解決掉了一些，但還是有很多小弟我看不出哪邊邏輯錯誤了，在這邊我附上我自己編輯的CODE，以及QUARTUS給我的系統警告，希望各位可以提示我讓我抓出全部的錯誤，謝謝。希望大家不要客氣的指導我沒關係! - r6 x8 V$ G# O4 [! `: B" e  C% z

$ j0 [+ l( g( ~! d4 e+ |: X& TPS:因為CODE太長超過系統發文限制所以小弟把他夾帶在附檔"桌面"，大家可以下載去編譯看看，謝謝。

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YOYOYOBO
2#
 樓主| 發表於 2008-11-11 20:47:29 | 只看該作者
先謝謝各位大大喔，問題我已經自己把它DE_BUG完了，謝謝大家的點閱喔!
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