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賽靈思推出Vivado設計套件  面向未來十年的 “All Programmable” 元件而精心打造
& i+ X/ |7 u( e5 y# G7 i以IP和系統為中心的全新設計套件加速可編程系統整合　建置速度提升四倍

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全球可編程平台領導廠商美商賽靈思(Xilinx, Inc., NASDAQ: XLNX)今日發表Vivado 設計套件，這款以IP與系統為中心的全新設計環境，可為未來十年的“All Programmable”元件大大提升設計生產力。Vivado設計套件不僅大幅加快可編程邏輯與IO的設計，並加速可編程系統整合和採用3D堆疊式矽晶互連技術的元件、ARM處理系統、類比混合訊號與大部分IP核心之建置。Vivado 設計套件擁有強大優勢，其設計生產力是其他廠商開發環境的四倍，能克服各種可編程系統在整合與建置時的主要難題。
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% K* N- K4 K# T- `8 u! {+ M7 d9 a賽靈思公司平台開發部資深副總裁Victor Peng表示：「賽靈思累積了從2008年至今從全球客戶收集的回饋和經驗設計了Vivado設計套件，期盼其能實現客戶對更高的設計生產力、更快的產品上市時程等需求，並提供他們超越可編程邏輯元件的能力，打造可編程系統。過去12個月已有超過100家客戶與聯盟計畫(Alliance Program)的夥伴進行試用和測試，其中有採用Virtex-7堆疊式矽晶互連技術的客戶，他們期待獲得極大容量和頻寬。」

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Vivado 設計環境
! Q6 {5 N3 P# @Vivado設計套件提供一個高度整合的設計環境(IDE)與新一代囊括系統級至晶片級(system-to-IC)的設計工具，所有建置都以共享式擴充資料模型和通用型除錯環境為骨幹。Vivado設計平台同時也是一個符合各種業界標準的開放式開發環境，可符合AMBA AXI互連規格、IP-XACT IP封裝元數據(metadata)、TCL語言、Synopsys Design Constraints (SDC)格式、以及其他專為使用者需求、加快設計流程而設計的規格。賽靈思藉由Vivado設計工具結合各種可編程技術，並將設計擴充至相當於一億顆ASIC的邏輯閘設計。
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9 P1 {; f6 ~, C' K+ D5 QVivado整合設計環境包含可快速合成與驗證C語言演算法IP的電子系統層級(ESL)設計工具、標準型演算法和RTL 級IP整合重用、所有系統建置模塊的標準型IP接合(IP stitching)和系統整合，更配備模塊驗證和擁有3倍速模擬功能的系統；此外，硬體共同模擬也同時提供100多倍的性能。以上優勢皆可讓Vivado設計套件協助解決設計整合時所遇到的難題。

為了解決建置上的難題，Vivado工具涵蓋了層級元件編輯器與電路配置規劃(floor planner)、具備優異SystemVerilog支援功能的3至15倍速邏輯合成工具，以及一個4倍速、更具決定性的電路佈線引擎(可用來降低時序、線路長度和佈線壅塞等多重變數的「成本」函式)。

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另外，工具套件中的附加流程可讓因工程變更單(ECO)導致的改變只需重置設計的一小部分即可完成變更，同時系統仍可保持其性能。最後，利用全新共享式擴充資料模型(能在設計流程中每個階段中預估功耗、時序和面積的工具)進行即時分析，進而為自動時脈電路(automated clock gating)等整合功能進行最佳化。

. p/ N8 H$ X% @. f  r% Z5 C+ H6 S9 d博通歐洲分公司(Broadcom Europe)硬體開發工程經理Paul Rolfe表示：「Vivado設計套件與Virtex-7 2000T FPGA的結合，將會為可編程邏輯元件產業帶來一個典範轉移。藉由Vivado設計套件，Broadcom可以使用業界最高容量的FPGA進行設計，完全不需要任何手動式的佈線規劃或分區。我們非常推崇賽靈思在矽元件與軟體的各項創新成就。」
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供應時程
2 c1 p* J/ m* {7 m  H9 n4 o" }Vivado 設計套件2012.1版即日起開始透過先期試用計畫供貨。有興趣的客戶可洽詢各地業務代表。賽靈思今年夏天將會開放2012.2版，而WebPACK以及Zynq-7000 可擴充處理平台也將於今年推出。針對目前使用ISE Design Suite Edition的客戶，我們將免費提供新版Vivado設計套件以及IDS。針對採用7系列與先前世代元件的客戶，賽靈思也將持續提供ISE 設計套件的支援。

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Xilinx 10GBASE-KR解決方案通過背板應用完整電性與通訊協定測試
- l- B7 f: J8 u( u$ f賽靈思為高效能網路與資料中心設備提供了相容10G的背板
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) `) h% G% Y3 g7 I        All Programmable FPGA、SoC和3D IC的全球領導廠商美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX) 宣佈其7系列GTH收發器成功完成了美國新罕布夏大學互通測試實驗室(UNH-IOL)的10GBASE-KR LogiCORE™ IP完整測試，證實10GBASE-KR LogiCOR IP可完全符合UNH-IOL的接收器 (Rx) 和發送器 (Tx) 電性與通訊協定相容性測試對各種背板應用的要求。UNH-IOL 為測試各種數據網路技術的權威性實驗室，而這項重大成果可讓設備製造商透過賽靈思的10GBASE-KR LogiCORE IP，開發並採用符合IEEE Std 802.3標準的10 GB或40 GB背板的高效能網路和資料中心解決方案，並可將40GBASE-KR4 LogiCORE IP 加入Virtex®-7 XT和搭載內建GTH收發器的HT元件中。
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       賽靈思公司解決方案行銷總監 Raj Seelam表示：「通過這些相容性測試對我們多年10GBASE-KR 10 GB序列介面的開發工作而言是一項重大的里程碑，同時這也是賽靈思，不斷擴充產品陣容的一部份，以因應服務供應商提供更頻寬密集服務的需求，並藉由提供更多智慧型功能協助客戶將資本支出和營運費用降至最低。針對這點，賽靈思與UNH-IOL緊密合作，提供設備和基板，更派出專家與UNH-IOL的測試團隊並肩工作，致力達成這個重要里程碑。」
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        UNH-IOL背板乙太網路聯盟經理Curtis Donahue表示：「賽靈思的10GBASE-KR解決方案通過了10GBASE-KR相容性測試，讓我們感到相當振奮，因為UNH-IOL團隊與我們聯盟的成員協助將符合標準的設計快速上市。賽靈思致力達成各種相容性和互通性測試的承諾，對IEEE 802.3 10GBASE-KR標準的成功推廣和採用做出重大貢獻。」
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        這次廣泛的相容性測試中採用了多個元件和基板，其中包括XC7VX690T-3FFG1927E 元件的Virtex-7 FPGA VC7215 基板。