功能強大的FPGA設計工具？Altera Quartus II vs. XILINX ISE 應用經驗交流！

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Altera同時運用28-nm高效能與28-nm低功率消耗製程來解決 客戶在成本、效能與功率消耗上的獨特需求

$ @: I* G# F1 d2 g1 I' M$ @. @2010年12月7日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈針對其28-nm產品系列的28-nm製程技術策略。除了先前曾宣佈要在其高階FPGA產品系列中支援台積電（TSMC）的28-nm高效能（28HP）製程技術之外，Altera也將在其低成本與中階產品系列中，運用台積電的28-nm低功率消耗（28LP）製程技術。在其28-nm產品系列運用這兩種獨特的製程技術，將讓Altera得以提供客戶更多樣化且經過最佳化的元件選擇。橫跨了高階、中階與低成本產品，Altera可以針對客戶的需求，提供經過最佳化的製程技術。

: I. X  h# ], I% z; LAltera公司產品與企業市場行銷副總裁Vince Hu表示，「在當今的高度區隔化的市場中，讓客戶在選擇元件時，能夠提供最符合他們設計所需的元件，是相當重要的事。某些客戶在高階應用上需要擁有最快速收發器的最高效能，在低階產品則要有最低的成本，在中階應用時，則需要在效能與成本上取得平衡，並隨時擁有較低的功率消耗。在採用我們的28-nm產品系列之後，Altera將可提供比以往的製程節點還要更寬廣的產品線。」

Altera的雙頭式28-nm製程技術策略，讓公司能夠有效率地服務更廣泛的應用領域。28-nm低功率消耗（28LP）製程讓Altera能夠讓其低成本產品更加降低成本與功率消耗，以針對市場範圍中對成本與功率消耗相當敏感的應用，包括汽車與工業市場。28-nm低功率消耗製程也可以讓Altera的中階產品系列，能夠在成本、效能與低功率消耗之間取得最佳化的平衡。

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在高階市場運用28-nm高效能（28HP）製程技術是相當關鍵的事，它可對高階應用提供核心與收發器所需的效能。28-nm高效能製程讓Altera能夠透過結合像是28-Gbps收發器之類等更高階的功能，以用來進行下一代100G/400G系統的開發，來大幅地增加它的高階FPGA能力。採用28-nm高效能製程技術的FPGA將特別針對需要最高階效能的應用，包括高效能運算、軍事與固網系統。

多種Altera FPGA已運用28-nm低功率消耗與28-nm高效能製程技術，讓Altera能夠同時在高階、中階與低成本市場中，爭取更多以往屬於ASIC與ASSP的商機。各式各樣包含有嵌入式處理器的28-nm產品系列，讓28-nm FPGA能夠取代更多數位訊號處理器（DSP）與微處理器的地位。

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" `/ e1 x7 V4 L/ D: N; V& EAltera將於2011年第一季開始提供其28-nm Stratix® V FPGA工程樣品給客戶。客戶現在便可以透過使用Altera的Quartus® II軟體來開始他們的Stratix V FPGA設計，在2011年將會有更多的28-nm FPGA產品系列發表。

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Altera發售世界上第一款支援28-Gbps的FPGA，適用於下一代100G以上系統
" f2 X" @2 N, O( i. ~& J2 ^  c業界性能最好的FPGA，具有28-Gbps收發器，支援在高階應用中實現更高的傳輸量，提高了性能，降低了功率消耗

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2011年8月25日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈開始發售世界上第一款具有28-Gbps收發器的FPGA。Stratix® V GT元件是業界目前為止頻寬最大、性能最好的FPGA。這一項業界領先的創新Stratix V GT FPGA技術是為尖端通訊系統設計人員所量身定做，幫助他們儘快實現市場解決方案，以滿足越來越高的網路頻寬要求。
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  T0 T* v3 z8 j, b' h# \# A# uStratix V GT FPGA支援網際網路與網際網路通訊協定（IP）服務，和應用中迅速增長的網路資料量需求。JDSU等創新公司採用了Altera解決方案，在其下一代測試和測量解決方案中率先使用這一種最先進的技術。

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JDSU通訊測試和測量業務部副總裁兼總經理Lars Friedrich評論表示：「JDSU的客戶要求我們的解決方案採用尖端技術，而與Altera合作保證我們能夠順利交付最先進的儀器，幫助用戶實施高性能寬頻通訊應用。做為唯一具有28-Gbps收發器的FPGA，Stratix V GT FPGA讓我們能夠在系統中實現最複雜的功能，支援最佳性能和資料傳輸量。」

4 V0 x. A: x3 r1 P( g* ]& T( |採用業界性能最好的28-nm製程技術（28HP），Stratix V GT FPGA綜合了Altera超過十年內部開發的收發器創新技術。元件透過四個28-Gbps收發器、32個全雙工12.5-Gbps收發器以及2133 Mbps的4x72位元DIMM DDR3記憶體介面，支援背板、光模組和晶片至晶片應用。Stratix V GT FPGA中的28-Gbps收發器滿足CEI-28G規範要求，每通道功率消耗只有200 mW，大幅度降低系統單位頻寬功率消耗。您可以在Altera網站上觀看展示Stratix V GT FPGA收發器性能的視訊，名稱為「先睹為快：業界第一款28-Gbps FPGA」。
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* w) w1 _! [) L6 ]8 `0 ?' @Stratix IV GT FPGA專門針對通訊系統、高階測試設備和軍用通訊系統等最新一代40G/100G以上應用進行最佳化。元件整合度非常高，包括622K邏輯單元（LE）、512個18x18乘法器、硬式核心PCI Express®（PCIe®）、10 Gbps乙太網路（10GbE）以及Interlaken矽智財模組，支援最新的高速序列通訊協定。

Altera產品市場資深總監Patrick Dorsey評論表示：「訂製28-nm技術含有性能最好的製程和最先進的收發器技術，利用這些技術，我們幫助JDSU等用戶突破了頻寬限制，使他們能夠充滿信心的迅速將最尖端系統推向市場，業界目前發售的其他FPGA還不能實現Stratix V GT FPGA所提供的頻寬和功率效益，只有這一款FPGA能夠讓我們客戶的產品更靈活、可靠性更高，應用範圍更廣。」

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賽靈思推出最新Vivado設計套件   讓設計生產力加乘加倍
全新多功能執行佈局與繞線技術及參考設計　縮短All Programmable 7系列FPGA建置時間  
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       All Programmable FPGA、SoC和3D IC的全球領導廠商美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX) 今天宣佈推出Vivado™設計套件2012.3版本，首次為採用多核心處理器工作站執行Vivado設計套件的客戶提供全新功能，加上全新的參考設計，可大幅提升設計生產力和加快建置速度。

       賽靈思公司設計方法資深行銷總監Tom Feist表示：「我們持續關注所有客戶在生產力方面相關的問題，而且會在賽靈思每次發佈新一代設計環境時針對設計生產力提供加強功能。賽靈思的All Programmable 3D IC中有多達2百萬的大量邏輯單元，而且Vivado設計套件有許多協助設計人員加快產品上市時程的方法，其中一項是為客戶縮短設計的時間。」
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        Vivado設計套件在今年四月推出以來，已讓複雜設計的C語言與RTL系統轉換的建置速度加快4倍，同時可比ISE設計套件在速度方面領先1個速度等級，以及比同等級競爭元件快3個速度等級。而全新的多功能執行佈局與繞線技術，更讓這個賽靈思新一代設計環境的最新版本在多核心工作站上執行時，大幅提升生產力──Vivado設計套件在雙核心處理器工作站上執行時，其運作速度可提升1.3倍；而其在四核心處理器工作站上的執行速度更可以提升1.6倍。

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All Programmable 7 系列FPGA目標參考設計

3 C- n+ W2 I7 y5 o8 ~$ Z9 t; v# u       隨著Vivado設計套件2012.3版本的發佈，賽靈思可擴充其支援Kintex™-7 和Virtex®-7系列 All Programmable FPGA的目標參考設計 (TRD)陣容，協助設計人員進一步提升設計生產力。目標參考設計具備預先驗證、效能最佳化的架構設計，而且可讓設計人員針對客戶的客製化需求作修正。

·         Kintex-7 FPGA基礎目標參考設計透過高度整合的PCIe®設計展現了Kintex-7 FPGA 的功能，而高度整合的PCIe®設計則運用效能最佳化的DMA引擎和DDR3記憶體控制器提供10 Gb/s的端對端傳輸速度。

·         Kintex-7 FPGA連結目標參考設計提供高達20 Gb/s的單向傳輸速度，其搭載了雙網路介面卡(NIC) 、Gen2 x8 PCIe端點、多通道封包DMA、DDR3緩衝記憶體、 10G乙太網路MAC，以及符合10GBASE-R標準的實體層介面。

# }; n# r5 |& ^' q$ Y·         Kintex-7 FPGA嵌入式目標參考設計提供了一個完備的處理器次系統，內含GbE、DDR3記憶體控制器、顯示控制器，以及其他標準處理器週邊功能等完整功能。
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. e# N" u. I/ ?- V·         Kintex-7 FPGA DSP目標參考設計包含了具備運作時脈可超頻高達491.52 MHz的數位升/降頻轉換功能的高速類比介面。

全新Vivado設計套件供應時程
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       賽靈思將針對尚在保固期內的ISE設計套件邏輯版本和嵌入式版本客戶提供Vivado設計套件，而ISE設計套件DSP版本和系統版本客戶則可獲得Vivado設計套件系統版本，其中包括Vivado高階合成工具，客戶皆不需要支付額外費用。

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Altera Stratix V GX FPGA實現了與PCIe Gen3的相容，名列PCI-SIG Integrators名錄
現在可以為Stratix V和PCIe Gen3解決方案提供新的Altera DMA參考設計

2013年5月23日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈，其28 nm Stratix® V GX FPGA已經收錄在最新的PCI-SIG® Integrators名錄中，符合PCI Express®（PCIe®）3.0規範（Gen3）要求。在最近的PCI-SIG實驗室測試中，Stratix V GX FPGA成功通過了全部PCI-SIG相容性和互通性測試，包括Stratix V在內的所有三代元件都被收錄在PCIe Integrators名錄中。Cyclone V和Arria V元件含在1.1（Gen 1）和2.0（Gen2）名錄中，Altera全系列28 nm元件所有三代產品現在均通過了PCI-SIG的PCIe相容性認證。

1 N4 t, C* u0 y! Z0 ?! Z今天同時發佈的還有，為滿足Stratix V客戶無縫快速設計PCIe Gen3解決方案的需求，開發了Altera直接記憶體存取（DMA）參考設計。Stratix V GX FPGA為PCIe Gen3應用提供了增強通訊協定堆疊，這些應用對頻寬要求非常高，要求以較低的成本和整體功率消耗來實現系統整合，提高靈活性。

Altera產品行銷資深總監Patrick Dorsey評論表示：「Stratix V FPGA被PCIe Gen 3 Integrators名錄收錄表明我們的高性能元件非常成功。高性能Stratix V和PCIe Gen3能夠一起無縫工作，需要它們的客戶現在可以充滿信心的設計系統。此外，我們新的DMA參考設計簡化並加速了高性能PCIe Gen3x8硬體的開發。」

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Altera DMA參考設計重點突出了需要PCIe Gen3x8的Stratix V設計的功能。透過展示理論最大峰值頻寬，參考設計證明Altera的Gen3解決方案幾乎能夠實現Gen3系統的全部頻寬，或者Gen3資料速率。而且，透過展示高達11 GB/秒的同時讀／寫操作，設計顯示了客戶在實際實現時能夠使用多大頻寬。DMA參考設計的特性包括：
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7 Q( D: K0 s7 O# F+ D; ?; I•        與實例設計一同工作的Linux驅動程式
3 W9 J2 D* ?8 r! U3 t•        峰值輸送量（250MHz時，256位元142週期）
+ R7 Z7 B" G' e1 ^/ l2 v1 E; b5 |•        7.1 GB/s：背到背Tx記憶體寫入256位元組負載
•        7.0 GB/s：背到背Rx讀取完成輸送量
•        同時讀／寫操作：11.4GB/秒
支援PCIe Gen3的Altera Stratix V GX FPGA
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Stratix V FPGA具有四個硬式核心PCIe Gen3x8矽智財（IP）模組。PCIe Gen3 IP模組支援x1、x2、x4和x8通路配置，每個通路傳送速率高達8-Gbps，與前一版本的Gen2 x8相比，使用Gen3 x8通路，輸送量提高了兩倍。與相應的軟式核心實施方案相比，Stratix V FPGA中的PCIe IP硬式核心模組節省了100,000多個邏輯單元。硬式核心PCIe Gen3 IP模組將PCIe通訊協定堆疊嵌入到FPGA中，包括了收發器模組、實體層、資料連結層和工作階段層。Stratix V FPGA的PCIe Gen3 IP支援PCIe基本規範Rev 3.0、2.x和1.x。

7 F! a* v  Q) f# vAltera提供其全系列產品全面的PCI-SIG相容解決方案，這些產品經過最佳化滿足了關鍵應用需求。這些解決方案包括支援端點、橋接、交換和根埠功能的可配置PCIe IP核心和開發板。
) x) |- }" n6 R2 x7 y5 I: W9 {& ?供貨資訊
7 }+ @$ t! N% I6 g( XAltera Stratix V GX FPGA目前已經開始成品發售。Quartus® II軟體13.0版下載中提供DMA參考設計。