請問關於POWER MOS 的layout

sensing

如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時
1 t3 y) j  d) k8 O0 P* t
* m. `" |. K  }2 ?3 {4 G. q7 d有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供

小弟研究一下嗎? thanks

iamman307

the art of analog layout 真的感覺需要看一下

pph_cq

赞成15#，power line plan非常重要，不同的布线对RDS的影响post simulation就可以看得出。另外power mos通常都比较大，所以power line分布均匀也很重要，到各个mos的路径尽量差不多，否则电流会不均匀。

小包

「power line plan基本不会影响到RDS」→我並不同意哦~~事實上我們實驗出來是有差別的，而且有時後因為成本的考量，並沒有辦法選擇多層METAL或是材料較好的METAL使用，power line plan是很重要的。

CHIP321

PS：补充以下内容，以便防止有混淆的概念

1，决定POWER MOS性能的因素很多而不仅仅是RDS
2，TOP Metal 的 power line plan基本不会影响到RDS(不考虑METAL RES情况)，而是指较合理的power line plan会省出额外的空间来增加W/L，从而降低整体MOS RDS
3，S/D合并不能降低RDS，相反就合并的管子本身来说，反而会增大RDS(S/D 与金属接触面积减小)，这一点在差分管匹配的时候影响尤其巨大。这样的优势是，降低S/D面积，也就降低了D端电容，同时也省出额外空间，可用于增大W/L,从而降低Ron。
2 ^4 n4 {/ u8 V8 V0 d4，另外，出于ESD的考虑，有时候我们需要增大D端电阻，因为反偏结受冲击损坏几率较高，大的RD用于缓冲能量.所以这样的POWER MOS D 端更类似于ESD管，接触孔较 POLY远，RD增大，但是通常这种影响相对与沟道电阻而言，是为不足道的。
6 }! ?+ ^+ d; g5，Hastings的那本版图艺术非常不错，但是他的策略更适合于老工艺，可以参考他的思路，结合我们的设计，自己创新出合理，可靠，紧凑布局，也可以参考下其他大厂的做法，一定会有收获。

! b2 L" V- l4 H( p- d1 _) v1 j祝好运，如有误请提醒更正。：）
9 o$ h9 B% x( D4 j' o
& ]. N+ E% r1 J3 y7 t* E  {[ 本帖最後由 CHIP321 於 2009-11-2 10:49 PM 編輯 ]

milo_li

看来the art of analog layout 还是 必须好好去看看的啊！！！！！！！！！！！！！！！

arichpanda

一直沒時間看the art of analog layout，太多了懶得看
2 w* a' X0 s; E% r9 k感謝大大的經驗分享，收穫良多....

ssss0404s

u can reference pattern of RT
; u9 I1 k% o/ P4 l; }I have apply a pattern for power mos strature

小包

你可以從這個角度來想，power mos一定就是一種length，所以mos從drain到source的等效阻值是固定的，這是rds的基本值，那剩下多出來的阻值就是pad到mos contact的阻值，這就是我說的metal line plan的重點了，plan佳，會使pad到mos contact這一段路的阻值小，這樣去降低rds才有效~那要怎麼plan呢，其實可以試很多種方法，並且可以自行計算其中的等效阻值以找到最佳的方式，不過還是要經過實際驗証啦~我能說的就這麼多囉!!

sensing

恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法

其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下
( ~8 d4 z3 a* J
6 r( }1 S* [3 C) e) e1 }& F創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低

# k$ O; M0 p* Z8 T0 ARON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬
/ v6 y/ |6 j" E; U) y5 H( t% U; U
還是有其它方式, 小弟願聞其詳

小包

而且，雖然「要降低RDS的方式無非是加大(W/L) ratio」，但你絕對有成本上的考量，不可能無限制的加大，所以應該想的是，如何在有限的面積內，能夠達到最小的RDS，所以sometimes會考慮用井型，或蛇型，或許能夠將單位面積內(W/L)提到最高，但同時還需考量esd的問題，因為將 單位面積內(W/L)提到最高，esd效果未必ok~
另外，降低rds的方法如上一帖所說的power line plan，正確來說應該是diff以上的metal plan（m1~mx），都會有影響。

小包

原帖由 sensing 於 2008-10-15 11:10 PM 發表
7 R+ w9 A  \- \1 K" T  X4 q可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),

因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式

$ u; B3 y8 a/ g; G6 H& ^; Y目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...

! K* A3 d4 p7 j% o( a1 H, c2 X
+ `9 E2 U3 h2 N( A! oPOWER LINE的PLAN指的是METAL的拉線嗎?
→ 是的~ power line plan不佳，會響影RDS比較多，另外bond pad和bonding wire多寡也會有影響，一點點。
; t- X6 G: x% t! C+ O' C2 ~# M8 x但，影響多多或多少，可能需要多多實驗囉。

sensing

可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),
- A8 E. I7 L: j! `3 ]9 n
3 @7 v  U: Y+ Q8 f/ h/ Z, Z因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式
! P$ q9 w* M$ k% @  l
# x: r! ^- m  J$ V4 d5 l目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?

+ d$ I7 X7 |) z/ C6 ]煩請高手替小弟解惑, thanks

小包

原帖由 sensing 於 2008-10-13 10:44 PM 發表
請問CM168899,

共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

hello!
共用drain主要的目地是要保護或隔離drain端訊號，因為一般會drain接output signal，source接gnd鐹vdd，利用source來隔離與外部(core的部分)訊號。
Rds要小呢，主要考慮在POWER LINE的PLAN，你可以參考"The ART of ANALOG LAYOUT P413~416"，但實驗上的效果還是需要自已經過驗証，畢竟每家公司產品都不同，並不是所有的CASE都可以統一套用。
另外，你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。

sensing

請問CM168899,

" l$ G" m2 ^/ p) C共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

CM168899

儘量共同Drain面積,這樣就以降低RDS.............................

小包

你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416，裡面的詳細說明power mos layout和power line plan，可以參考看看哦~~~