設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 為何視同一條timing path
返回列表 發新帖
查看: 4277|回復: 3
打印 上一主題 下一主題

[問題求助] 為何視同一條timing path

[複製鏈接]
1#
發表於 2008-9-22 22:33:05 | 顯示全部樓層
ROM / RAM 是 DC 可以合成出來的嗎 ?
! K# B" m0 U9 U* B, l9 Y除了 Register File 應該都不行吧
* I6 i5 l% G" T; D) }
( o' e+ `' {) @! t' z[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]
回復 支持 反對

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-14 09:49 PM , Processed in 0.098012 second(s), 17 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表