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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › Verilog用for語法寫合成，不可行嗎?

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[問題求助] Verilog用for語法寫合成，不可行嗎?

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發表於 2008-10-23 11:19:35 | 顯示全部樓層

for语句太占资源，假如你用for来循环100次，综合出来的结果就有100个相同的硬件资源，我是这样理解的，请各位大大们指点迷津！！

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