Verilog用for語法寫合成，不可行嗎?

addn

您好
" k/ f( P. D& F) x  _! x# s3 ~你的設計,本來不就是會有100個相同的硬件嗎
6 }0 b( P8 h( `! f& f那麼用for可以簡化描述,用for 寫出的源碼可以比較簡潔

- p$ X3 ?$ z- |2 o& j" b; n假設你的設計會佔50% 的資源
那麼用for的寫法,要100行的源碼
, X! P' P, ]/ j5 |; ~5 c不用for可能要1000行
! X1 y3 n! ?( |/ l; [$ e
一樣的功能,佔相同的資源