Verilog用for語法寫合成，不可行嗎?

walltsou

開發程式使用for語法寫出可合成單元，在主管知道後下令不准用。因為此事件我也離開此部門。我想知道的是for語法合成會有問題嗎?
此事已經多年，我就純技術上想知道結果。

walltsou

我是認為合成的出來，只要驗證有穩就行了。無奈人事之間的問題並非技術可解，他要你走就是用這種理由，上層也信。後來我轉部門，還封殺我碰硬體。今年他終於離開公司，那個演算法公司仍無人解。我只是做個準備，問問有無問題吧了。

walltsou

認同。
" W! v/ Q% d0 i5 m- G2 S之前那件事，主管確實就是我要用if寫。
& {4 x; D* d" Z$ F* u可是我是覺得那是無重覆使用的程式碼。可以改為具有規則性的for描述。
' P: y! N" s, i0 j& }6 ^不過，個人認知是：
每天都在用Compiler，不管是C/C++或是Verilog/VHDL，都只是在用Compiler。
Compiler不好，不能限定人的思考。被語法限定了，那就被束縛了。
/ m4 J, s9 o' Z' S0 E只要一天用電腦，就不可能不用電腦語言。要善用電腦，就要了解Compiler原理。
# a8 |4 T8 r3 R這是我做電子時的認知，只是當時不被認同。

walltsou

Compiler只是把程式轉成可以執行的機器碼。轉成電晶體結構檔，也是一種機器碼。只是電晶體結構檔無法像電腦程式一樣載入執行，要經由電子程序實現。
只是HDL主要是描述平行處理結構的語言，而Verilog僅採用C的語法表示。確實很多生手以為是電腦C語言。
$ W/ Q" h( b' C5 Q/ K: d4 {以電腦一次執行一個指令的方法來寫HDL，一定是寫不好。
+ w# O5 B! o( c) q" P6 d' A2 Yfor對我來說，只是一個具索引描述。又不會一行行執行，本就是處理平行結構的事。
如果對for有意見，請提出會出問題的地方，像是容易誤用等等的例子。
# r4 {: ]3 T6 ~$ t不然只是一再重覆"工具限定人之思考"的框框中。