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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › Verilog用for語法寫合成，不可行嗎?
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[問題求助] Verilog用for語法寫合成，不可行嗎?

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1#
發表於 2008-11-4 09:28:42 | 顯示全部樓層
但是Verilog屬硬體描述語言,所以要以硬體的想法去寫,若把Verilog當成程式語言來寫,只會多出一堆不必要的邏輯,因此才發展出DSP for VLSI 阿....,所以禁用for,改以DSP來設計for的硬體
$ I& y* |! v1 }- L5 y) e. I/ F/ L3 g, f  C* O' p
p.s. 此DSP 為 Digital signal processing
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