[verilog]inout port的用法

sieg70

module bidir_port(oe, clk, bidir)
5 J8 e! W5 L4 w( R, X! `
input oe;   // 即你所寫的oe
  H" M9 w8 h* O3 n6 a* Sinput clk;
inout bidir;
# U1 b1 v. o" E* z  o. k
wire a;   // 要丟出去的資料
. f% X$ v* I$ F+ a1 Areg b;    // 讀資料進來處理的位置


assign bidir = oe ? a : 1'bZ;

, w8 i# n! |2 Q+ [always @(posedge clk)
, ]! ]! J9 d' W8 I- A6 obegin
  b <= birdir;
end