關於Verilog寫法如何寫一個buffer

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
  ]5 E, i6 ]2 I  [- f" _: T0 d" Xmodule buffer(
" z  t6 |' h7 F& j3 \. xinput I,
* O1 ^5 t3 }" g% ~" `output O
);
7 P9 Q! ^6 p# I7 I  assign O = I;
endmodule