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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於Verilog寫法如何寫一個buffer
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[問題求助] 關於Verilog寫法如何寫一個buffer

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celadon
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1#
發表於 2008-8-18 15:31:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
抱歉..我剛學verilog..
4 W/ c: c- h+ O$ k9 l5 b9 I+ v請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?6 ^% h( `/ U$ z) ?. X9 u' _- }
2 P& |5 M9 g) Y" R8 u
[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]
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2#
發表於 2008-8-19 11:41:46 | 只看該作者
如果不是latch base的design不要用latch，你要的答案可能為：+ A  v2 l) Y( E, M
module buffer(
$ r( @9 M$ v+ q6 ^! q$ O& [* {; hinput I,
$ B3 o! T2 w% H5 X* Routput O
3 a. @8 K1 Q/ H7 i2 A);
, z  y( t2 H% N0 x1 D% H' f  assign O = I;: M! L+ G2 A. E2 {
endmodule
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jungswee
3#
發表於 2008-10-7 13:03:57 | 只看該作者
二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~
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treebug
4#
發表於 2008-10-21 11:11:28 | 只看該作者
再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.
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5#
發表於 2008-12-1 10:54:15 | 只看該作者
讓他反向再反向 0→1→0 0 b% D# ~0 j% U+ X$ I$ T; g& U: p' G' `

* C, n  `! L& ^2樓大哥說的也行.................
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6#
發表於 2008-12-14 23:15:55 | 只看該作者
恩
% z: p; d0 }, q9 [: z% W, {這個很簡單
; B' }* ^3 n) X* A- p書上都有~~也有一堆資料~~~多多學習&&
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7#
發表於 2008-12-16 11:35:43 | 只看該作者
真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
" V+ E/ |# h2 ?! ]這樣可以再合成後看到一各; k' M* e/ R$ s1 j, Q
不然你寫成LATCH也形! ?- V  ^' p4 s
如果只是確認延遲狀態而加BUFFER
7 ?3 {* A8 w2 [' x$ X; k你乾脆加各延遲比較快 又不會增加design 的gate9 X* e+ U7 `4 i& ^

6 y; k" q+ p( R9 y( J[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]
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8#
發表於 2008-12-19 09:07:34 | 只看該作者
Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

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9#
發表於 2012-6-27 18:00:08 | 只看該作者
回復 8# jason_lin ) i* R& I3 a. F5 e( |
5 i. ]. \) z  f! k* t* Y" k, h: b
+ i9 ?4 c* L1 O, _, _. x# r  `/ ]
    受教了~謝謝!!
8 O1 A" A7 {) N; v# f    大家經驗都好豐富~
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10#
發表於 2012-12-3 13:33:42 | 只看該作者
感謝大大分享的資訊
/ U4 R# q/ P7 h& M5 @7 B" l- }* N# U2 t
3Q~~~~~~~~~~~~
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syuan08
11#
發表於 2015-7-1 17:20:08 | 只看該作者
2 r: x3 s5 i8 m, h# p6 _
感謝大大分享的資訊
& Z% N! z, r4 V* }6 m1 q  w
, ]; s& J! q/ t8 _& V3Q~~~~~~~~~~~~
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12#
發表於 2015-12-10 16:13:39 | 只看該作者
如果要做串接的話需要將電路KEEP住喔!
: Z9 ]7 S! T  X  Q7 d% W( C不然板子會自動將電路做優化~2 A( U0 Y& W: c& [
串再多都沒用!
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13#
發表於 2021-7-30 08:18:50 | 只看該作者
如果是純verilog code設計 就加delay! A, ?4 `0 J" ~5 D) z/ ?
如果是後面合成 cbdk有delay cell可用
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14#
發表於 2022-3-8 09:51:21 | 只看該作者
感謝大家的分享9 X6 V, `. \# Y2 w- v  z0 y
剛好也想找解法
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