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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於Verilog寫法如何寫一個buffer
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[問題求助] 關於Verilog寫法如何寫一個buffer

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celadon
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1#
發表於 2008-8-18 15:31:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
抱歉..我剛學verilog..& R$ o, n6 E- U
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?7 N7 `' N6 I' y# ?% a8 X2 M+ n$ |  m

% b3 ~  L3 L0 A( q6 g[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]
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2#
發表於 2008-8-19 11:41:46 | 只看該作者
如果不是latch base的design不要用latch，你要的答案可能為：6 k( Z. e9 o& n* z; x
module buffer(4 y1 v4 z- J0 n8 d) G4 \# h  S/ i7 M
input I,; e& H2 o& X' s" S# b
output O5 ]/ P3 A8 G0 S8 ?( O: D9 d& p
);
; m' |  C: a* \3 u2 w; G  assign O = I;7 }! m; N5 {# ~9 [) Z
endmodule
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jungswee
3#
發表於 2008-10-7 13:03:57 | 只看該作者
二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~
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treebug
4#
發表於 2008-10-21 11:11:28 | 只看該作者
再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.
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5#
發表於 2008-12-1 10:54:15 | 只看該作者
讓他反向再反向 0→1→0 ' f+ u) T; f2 g
: w3 L5 _- H2 q* N/ f
2樓大哥說的也行.................
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6#
發表於 2008-12-14 23:15:55 | 只看該作者
恩
9 T& q3 _. ]& R8 @這個很簡單9 }6 ?9 a9 k1 l
書上都有~~也有一堆資料~~~多多學習&&
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7#
發表於 2008-12-16 11:35:43 | 只看該作者
真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
; z; Q* K, [) D* T$ Q這樣可以再合成後看到一各: N: ]& ?! r' A  {/ |
不然你寫成LATCH也形
9 ^% O# i' b) k( K7 G8 }如果只是確認延遲狀態而加BUFFER
9 M8 S5 f* M4 @你乾脆加各延遲比較快 又不會增加design 的gate$ V' I# m( b  r) k7 Z) L

. y7 b0 W4 `! Z3 x6 Z[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]
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8#
發表於 2008-12-19 09:07:34 | 只看該作者
Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

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9#
發表於 2012-6-27 18:00:08 | 只看該作者
回復 8# jason_lin 1 Y' o  u- ]7 T$ J/ c/ Z4 A  b% t
" S% T* I* c- f- _: Y8 H
* ?, l" g/ n8 o' h
    受教了~謝謝!!
1 Q* Y; I1 L. C) d2 @' t9 S    大家經驗都好豐富~
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10#
發表於 2012-12-3 13:33:42 | 只看該作者
感謝大大分享的資訊
  {. e: H- E2 M( }$ G: n2 c/ u$ T' G% a) C
3Q~~~~~~~~~~~~
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syuan08
11#
發表於 2015-7-1 17:20:08 | 只看該作者

: _* B$ I4 n% O" |1 M; ]/ ]感謝大大分享的資訊$ S' l* n0 S- g1 s8 {
) A# w' p0 q  i" H- R
3Q~~~~~~~~~~~~
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12#
發表於 2015-12-10 16:13:39 | 只看該作者
如果要做串接的話需要將電路KEEP住喔!0 z- @& h  R5 I& N: H( c9 V0 F! f
不然板子會自動將電路做優化~4 A/ y; a9 `) h6 v% @+ Q, A
串再多都沒用!
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13#
發表於 2021-7-30 08:18:50 | 只看該作者
如果是純verilog code設計 就加delay( B7 ?) i! h2 [
如果是後面合成 cbdk有delay cell可用
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14#
發表於 2022-3-8 09:51:21 | 只看該作者
感謝大家的分享$ L+ {$ k- I" ~. O3 @
剛好也想找解法
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