關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
, b& t; W" w! ?$ c4 n2 D6 K+ p$ w; Vmodule buffer(
input I,
, t  ]" A" x7 S/ O, Zoutput O
);
  assign O = I;
+ B8 P, U# m# x2 j5 i9 Iendmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

8 \# W# i( V! F" p& w, W9 f2樓大哥說的也行.................

allan0915

恩
這個很簡單
- V: N8 D5 h- Y7 z7 M, \  C7 U書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
4 j4 r% E6 z$ P$ v/ @& w2 l8 ]這樣可以再合成後看到一各
' B  M2 d; W& P" f7 u% o不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
$ z) [9 n" B: ~你乾脆加各延遲比較快 又不會增加design 的gate

  _$ r" C: q' e0 Z) r1 A[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
4 y; }+ C4 q. Q: y5 s
; b$ p* r! @& ~! d. ?
7 V& }1 w+ W, b1 v  t9 `) a    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊

% p1 z1 u) i& `5 j3Q~~~~~~~~~~~~

syuan08

感謝大大分享的資訊

3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
  }  j" A# N% E7 y如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法