關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
- U- u- s& ^6 f# t; \( D! c請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

5 Z0 Q8 x! |" I8 }4 R+ u" _[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
, R- Z; E6 E+ ]$ I% einput I,
" H1 V* i7 M+ b9 R6 z! F5 routput O
);
9 A3 J+ D1 H5 h: R; m* i" p  assign O = I;
endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
5 U. H4 }  }$ R, A" j8 n  U這樣可以再合成後看到一各
不然你寫成LATCH也形
6 ^  z* R; U- a7 D3 O2 h如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
/ Z1 l. F: N" X' D

    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
2 a3 i, |8 I) ~" }
' i- a% x. y0 O" y$ l5 w0 J) M- \8 ?3Q~~~~~~~~~~~~

syuan08

. X! y+ ~# x8 m* ~" a) Q" ?- Q感謝大大分享的資訊

3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
1 K* Y7 n* l; i: W串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
! N; ~& Z2 g3 q( F" o剛好也想找解法