關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
+ l- P' O% G$ m$ _' N3 s3 y7 K請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
0 q7 y6 W# l# n; V& U
8 z3 N9 Z7 g6 W  n. N7 i) r/ L[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
+ r( A3 F9 V- `input I,
output O
- f" D& Z- O" y( J' ?# r# k);
6 L" V: N- L8 L4 g7 D8 `" @0 G  assign O = I;
endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
" a. d+ ^" _& n0 h: w不然你寫成LATCH也形
1 ?  [5 Q5 K8 G8 r3 [+ w如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

' Y4 {: [6 i* X[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin


    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
, e# w/ n, p: Y* R7 r' D# |2 F& o
3Q~~~~~~~~~~~~

syuan08

感謝大大分享的資訊
  @  v, h6 n1 x* o4 `& x" H0 m* U
6 A  b+ c6 j/ K" K+ e/ d! a3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
  q# e( Y' o' i$ {% W, I- j8 N9 R/ y不然板子會自動將電路做優化~
2 o. m# T- q7 O: D串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
% V9 v* d4 H0 H! e! a! G如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法