VHDL程式計數器懇請高手幫助！

ysjkomo

各位高手安安∼
想請問一下
5 l: J# U0 l+ D! t目前小弟要做一個ＶＨＤＬ程式
2 U3 o" U7 U0 r$ p; i# ]9 B動作是∼０∼９在７段顯示器顯示出來
" |4 @/ `0 i& Y$ T, |% `剛開始數字顯示在９並有１顆ＬＥＤ燈會亮∼
之後∼再按下ＳＷ１。數字會變成８，再按一次變成７，依序遞減到０（９變８時ＬＥＤ燈會熄滅）
, @+ j; C( m1 q. A7 Y3 H, z; Q然後再按下ＳＷ２數字由０變成１依序遞增上去至９，到９時ＬＥＤ燈號會亮起。
: c4 o3 o* l: s! p請各位高手大大可以交交小弟阿∼∼ 小弟已經認真學習了∼但真的苦手
７段顯示器是共陰

mclaren_18

; `. r+ b9 ^$ Q4 R5 P% S$ qvhdl  的書本 及 網頁 都可以找到類似的......
只要自己參考一下  做個變化 應該就可以達到你的要求....
# D8 Z1 s7 G1 a" [! }* Z題目不難 ...   用心就OK!!
4 r# n5 m) j- s  x+ k6 `3 t3 x9 [
; S" E* G% m7 ^加油

tommywgt

隨便寫一寫沒檢查語法
0 J: {( M) Z' c0 M1 V8 I7 Q7 O前面的部分請自己加入宣告
6 U' U) e! O7 [: T) _; U4 k5 P) W0 Y基本上這個code應該會動，如有小細節有問題自己改一下好了
; H4 P! k0 K8 _7 m) \另外這個code假設開關沒有彈跳且電路有額外提供一個clock source
  I+ J% i2 t% v, U* z( \
constant dig_0 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_1 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
$ m2 Q  O  v4 v2 a7 l) ~constant dig_2 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
) P+ t; I! T: z, O' ~constant dig_3 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
( v( Z; \- z# f* Q: aconstant dig_4 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
) d8 R9 @5 P1 o) D) u! h5 kconstant dig_5 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_6 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
6 ~' k. p" u- R( y% K7 @  q( Kconstant dig_7 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_8 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_9 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
signal cnt : std_logic_vector(3 downto 0);
signal sw1D, sw1Q : std_logic;
- X; f" [$ c0 }/ d/ Jsignal sw2D, sw2Q : std_logic;
; @6 O! S. o2 G7 [& K6 a" v% Q7 Zbegin

process(rst, clk, sw1)
. H- w& X; W7 L5 K$ Fbegin
    if clk'event and clk='1' then
. M$ U# D! f) F. v& i& ]" b        if rst='1' then
4 p7 X! Q! v: Y$ e0 K- q3 n            sw1D <= '0';
            sw1Q <= '0';
& H* V/ ]& l. O8 d        else
            sw1D <= sw1;
            sw1Q <= not sw1D and sw1;
        end if;
    end if;
end process;
- o: B) h3 w0 `, M+ e
9 p9 ?/ _2 {/ s/ m. U/ vprocess(rst, clk, sw2)
; {% `" Y9 ^( k. U) ]begin
# f8 t0 p9 T/ e& S! J, g; i" N- O    if clk'event and clk='1' then
        if rst='1' then
            sw2D <= '0';
" W+ x! L  }+ z; k+ B            sw2Q <= '0';
& o# |1 L, }' |( G' u        else
* j/ S# m% W. k& s6 A            sw2D <= sw2;
" ]. ^# D* a4 x" T9 j1 }# s2 F            sw2Q <= not sw2D and sw2;
        end if;
    end if;
end process;
9 M/ Y, a3 h7 N& F
process(rst, clk, sw1Q, sw2Q)
begin
; l/ t! l4 Y. f) F! j+ f    if clk'event and clk='1' then
% S% u5 o5 h$ H        if rst='1' then
, @# z$ C  q9 P3 p8 g) Y3 r% R            cnt <= "1001";             --initialize to 9 when reset
! p" Q! D# H+ K% i5 F        else
  M5 Y/ `  K5 r1 p- S            if sw1Q='1' then
* @' y- w, ?) y* Z                if cnt/="0000" then cnt <= cnt - '1';  --下數時下限為０
            elsif sw2Q='1' then
                if cnt /="1001" then cnt <= cnt + '1';  --上數時上限為９
            end if;
        end if;
    end if;
end process;
; M; v  M2 \, I4 A
% B, j3 K" j. P9 Q/ N. G9 u/ ^led <= '1' when cnt="1001" else '0';
' W/ {2 |/ h; ^; ]with cnt select led_dig <=
    dig_0 when "0000",
    dig_1 when "0001",
7 g2 q, @; R! h  c5 t( M$ T    dig_2 when "0010",
& g0 X/ _0 t" a$ `2 ^4 I+ C    dig_3 when "0011",
. F( _! n) V5 ]' B4 u+ Z8 _! F    dig_4 when "0100",
    dig_5 when "0101",
+ n* x! t" U5 {: H% T    dig_6 when "0110",
& W; n  [7 B  A! F8 _* K: t    dig_7 when "0111",
    dig_8 when "1000",
( S9 y( Q; y4 ~4 B9 K    dig_9 when others;

) f& K" i9 u$ i! Jend behavior;

tommywgt

在我的電腦看那個
) f3 v* K5 f! G, b3 V＜＝
9 p! G" K* l6 c% U8 o會變成　
6 V) F% V1 I6 K  v1 j( L＆Ｉｔ；＝
. K+ w* ~. u5 N# U也，好怪，有人看到不一樣的嗎？