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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 急 ~CPLD I/O 準位
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[問題求助] 急 ~CPLD I/O 準位

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1#
發表於 2008-6-2 14:59:28 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
  
7 {8 Q$ b5 ^" l; g% [8 a- e1 J# s; | 請問各位前輩 如何簡單形容LVTTL 3.3  與 LVCMOS 3.3 有甚麼不同?5 c9 E3 F% x/ v# b
我用的是LATTICE的CPLD,從資料看起來I/O 的準位LVTTL 與LVCOMS 3.3 是一樣的,那位甚麼還要區分?
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2#
發表於 2008-6-6 10:35:57 | 只看該作者
就是電壓多少以下判斷為Low,多少以上判斷為High的位準不同.
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3#
發表於 2008-6-8 20:52:26 | 只看該作者
我知道供電的電壓不一樣~ 這是據我所知道的!!
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