請教有關調folding_cascode 放大器的訣竅

st80069

- f" i4 h0 G0 |; P/ Z上面是在下正在做的差動放大器，正遇到瓶頸中...冏
* A# X  V3 g% R) C- q- h3 {+ ]在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
% Q9 x- |% T4 H所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
  G. p2 \+ [1 z7 f* u( g/ f等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

+ f  k( b: |6 D5 Q+ T增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
' a9 f. }& T" ~: c) |4 }看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
$ J2 s; o  b( B
0 O6 Q, L8 p, }所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

$ F7 Z4 t% ]9 q7 J2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

! g2 Y- f5 r' q* [/ k& B+ a( b* \3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
' w" X) g+ y( ]. q, h0 D6 }
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
0 _- d3 ?+ ?" @0 G- c$ q# ?7 Z; E

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
" K: |' B6 @: p* z5 B3 L1 Z.globle VDD
1 Y$ s; w, j" F4 A.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
) S4 M* S/ e" l/ G***********description****************
3 H6 L3 U1 n9 W* `. A*****************
! [9 m( N9 L2 V/ U  q& |1 lVDD vdd gnd! 1.2V
, K' L% ^4 T2 }1 Q' p: b
8 Q! c  S- ^8 M! ?" L8 k/ h: i% kVB1 vb1 gnd! 0.74v
9 n8 Z. q/ u, I2 F; T$ jVB2 vb2 gnd! 0.4v
2 Z  s. ?+ N& ~* K# ZVB3 vb3 gnd! 0.38v
6 n1 w! v. y8 p9 @
) \- r: ]+ ^6 ~: `% r" OVCM vcm gnd! dc 0.6v
( v% Z) J% @) `; ^VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
% u4 ]( Z$ l+ WEIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
1 G( _' o1 o" ?$ O' x2 j*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
, T& w0 J# \( G3 LM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
/ J2 L1 L+ a& X* \* i; Q, oM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
: u* w+ v, W$ w: ]' \M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
0 N/ F9 T( M6 \" L; \M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
% m; W+ |; W, ^2 w/ O/ d; k: Q************output**************
.op
3 R2 ~) B/ |- H2 c# M.option post
.tf v(nout) vd
.end

      v(nout)/vd                               = -115.0583
& u# `1 d0 N6 y+ _, x( |      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
$ ?+ E7 S) w0 w2 `. q差不多極限了

st80069

原來如此...原來是到極限了...
) V! w# \4 l& i3 }% _& j因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
- `6 D; t( k- i9 A, @; ?% }小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

( c- t; B0 h( q. S
3 H: b% I( ]' `: y多虧有vince大大的肯定，小弟才敢放手去做
- W& R' ^+ Z  X5 o8 t3 n2 C
9 T! f  B( \0 @0 X8 ~, p, t' F不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
( M& W9 x3 j1 Q7 T: T調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
" t, r3 v7 v5 ~* b6 [. T& @0 k因為看起來是IC內部的power
需要多少電流?
4 P$ m3 r! K. Z0 }regulator 的load regulation spec是多少?
* S/ l! ~* ^! h  F* j; k# ?6 _0 Z( y第一級OP bias電流多少?
6 G8 x$ ^1 W" r8 E( k這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
0 ^8 u6 l7 r# f& I- f* Lload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....
9 Y# y: m1 E, Z+ W1 K0 [. x
/ b* D9 \8 n; O  a/ N" h# o[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
# ^3 S3 ]' M8 c4 ]* |+ E當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
5 z7 U* h3 V# g# L) c而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
% s  q$ H; h' i4 q   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
7 [. ~8 x+ K( A  g   那我會建議你用更簡單的架構
8 ^) U5 Q" \+ Q- \   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
# i/ f4 K& }: v1 }不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
8 z: t% C- ?: r( h3 y; F看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
5 P" ^. v5 R" o* a(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
6 ~7 c" e- r& K  u9 @+ ?( _
恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
; j8 S. a' P  i9 m& f而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

6 y# R  P; o$ U[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
/ I; l/ r; I( u% R7 zfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
3 v- y; p3 i+ j" _0 @$ B, F) K**** 本內容被作者隱藏 *****

! i- l* X, d* q& wregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
& X9 O0 V& i- h 要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
7 }; X) ?# P- Q2 e2 k(昏頭)
. U: n3 k9 j. q' V( X8 L# o4 m8 I抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
* {/ K( [' s, J9 L! m- Y/ s' w恩...那應該是我的寬長比設計的問題了...
7 I( I% i; N/ m' d我重新再重推做一次...

- T7 u6 ], l8 Y


3 b8 d% y6 d  q( k* C不了解你指的MD和MC的縮寫意思
8 U# k3 U' h7 U! w* V/ N; e2 }我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
3 D! }: q/ W  H自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
- s4 D5 i- ~) t* E0 N6 R  t/ ]$ g小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
5 V3 e. J% m' e4 X很謝謝kgbriver的寶貴意見~~~
" `5 h) l! y; N. a' h- n看finster大大的解說，
2 i+ }/ L( w( q: c! |發現OP的學問，還真是多....
5 p! E2 ~  p9 k( h$ f唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

' o* ]/ a  o$ G: S1 @6 H從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
, N0 i7 T' P6 v. z  H  Q
恩.....原來如此...
  G8 p3 K% A& l+ b! ]. ~# }今天發現了一個問題.....小弟的功率真是省到了一個極點....
6 T' U0 e; n7 X! M" H電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
) O5 E/ P; J5 y7 e  S1 m7 }也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
( ^" {) n" e& W# Z真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
7 `+ I) q" }1 x0 A' r大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
+ ], t! y& \8 _  \6 z發現OP的學問，還真是多....
" Y  h! v; M6 c7 ~9 e唉...小 ...

0 c* F8 Y9 i6 b+ u% C
我想,你有點誤會我的意思了
8 X: i9 n+ b  ?在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
6 `0 y  r4 k0 ~% a* u+ |' b% {而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
4 z, o+ Y3 @& a9 d' y6 G7 V, @如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
8 _9 A5 F! ^" [# o. D9 R9 X而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

& f4 V, Y2 w- E4 D- S5 h
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....