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樓主: st80069
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[問題求助] 請教有關調folding_cascode 放大器的訣竅

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101#
發表於 2009-5-7 19:00:21 | 只看該作者

回復 7# 的帖子

對於opa的設計架構感覺遇到了頻頸,
0 w: Y, I# S! y  I6 {* I+ j7 W. L希望大大分享的這篇可以爲我解答疑惑
102#
發表於 2009-5-7 19:22:59 | 只看該作者

回復 79# 的帖子

當input pair size 加大時有時候模擬上會見到 input pair的MOS變成CUTOFF: G% g) S: g8 {5 j3 [
0 O1 G- l+ h3 I# ]9 J8 m- m7 Q這時可以將substrate改接至SOURCE端減少BODY EFFECT.+ ?& }. W3 ! v/ q: L# `2 F1 Y. w2 {
. c: ^: K* ?  e. l1 T
--------------------------------------------------------------
* T6 B9 N6 u( z' z+ X# C小弟有一個疑問,我們都知道製程越小各種效應的影響也隨之越來越大
( d% N/ j1 n& d  u  P如同樓上那位大大所說,為了要減小BODY EFFECT的影響我們可以將substrate改接至SOURCE端,% r1 U" P- M. H  r0 ~7 R* p- T
可是以LAYOUT的方面來看,ㄧ般來說我們以guard ring 接至電源端然後圍繞電路一圈以求電路受雜訊影響減小。
# X: T$ g3 }0 L, B) _; Z" ~/ c7 G. a3 o
那麼當我們把bulk端接到source端之後,我們要以哪一種方法取代guard ring?1 S2 R% c+ C3 e/ F+ n
還有就是任何一種電路架構的改變有好有壞,那麼我們把substrate接至SOURCE端又有什麼樣的壞處?" ]) _8 r6 M( z& ?) B

, F3 w, _4 G4 G' X小弟實力不夠,希望各位板大爲我解惑。
4 f+ L+ s  O# L  a7 M私心希望能提供相關PAPER或是資訊給我。- N# v9 U/ N4 Y+ ~+ u, h
跪求感謝...)
103#
發表於 2009-5-8 17:01:47 | 只看該作者
看大家的讨论,颇有受益!3 x& ]" Z% r5 \5 Z/ I3 D
对学习设计的人来说,很有用. S: Y6 y2 Y+ N% F- C% I
谢谢大家!学习中
104#
發表於 2009-5-12 13:32:53 | 只看該作者
substrate接至SOURCE之後,guard ring要單獨圍起來,避免其他substrate的影響
6 x' s0 m3 V6 y9 h6 `) N這種做法缺點是單顆MOS的面積變大了,在寸土寸金的chip中,很難容忍每顆MOS都這樣做
105#
發表於 2009-5-13 11:10:35 | 只看該作者
謝謝大家的討論和分享,學習了。下載paper來看看。。
( F. k, [8 T. Y看來65nm的到60dB還是挺有難度。
106#
發表於 2009-5-15 10:01:00 | 只看該作者

关于管子状态

老兄能把管子的状态都发上来看看么?因为各个管子的状态都看不太清楚,所以不好妄下结论了
107#
發表於 2009-5-20 01:59:33 | 只看該作者
你可以再加一級P load
" s! _' q- u5 P  Y$ S! p  Ugain 就會再上去一點; Q9 M0 C9 s% G/ j$ k) G; o
這個架構大概可以到70dB左右
# G9 |9 |  K, O. M. c4 I- `6 C可以翻razavi Op那章~
6 K2 w5 r$ d% C裡面有完整的電路
+ n9 Q# E/ W6 P+ N7 ]感謝大大們的分享~~~~~~~~~~~~~~`
108#
發表於 2009-6-2 22:14:26 | 只看該作者

回復 7# 的帖子

新手 第一次来看这样的论坛,以前都是自己看书的 ,来学习一下 呵呵
109#
發表於 2009-6-5 11:23:21 | 只看該作者

回復 7# 的帖子

最近在工作上遇到需要設計OP的場合,才發現OP雖小,但是所需要考慮的地方還真不少。
. a0 g. [; S5 D; P. T感謝大大的無私分享,讓大家的設計技巧更上一層!!!
110#
發表於 2009-6-5 13:55:48 | 只看該作者
大部份都是在設定上會出問題,之前我也有自己調看看,但是都不理想,先看看大大分部之paper看看好了...
8 Q- c9 V+ c$ M) U% B. {多謝大大分享~~~
111#
發表於 2009-6-7 22:21:52 | 只看該作者
有資料可以參考嗎?  v' K) L3 |" j; |9 u" _" g
感謝大大們的分享~~~~~~1 S8 E) h: f. v) {; \  C, n
112#
發表於 2009-6-11 15:13:22 | 只看該作者

請教有關調folding_cascode 放大器的訣竅

請教有關調folding_cascode 放大器的訣竅請教有關調folding_cascode 放大器的訣竅

評分

參與人數 1Chipcoin -2 收起 理由
frank822 -2 no response,no comment

查看全部評分

113#
發表於 2009-7-21 10:17:51 | 只看該作者
最近也在研究OP怎麼設計, 不過還沒什麼概念, bias也不知道怎麼設, 希望看了前輩的paper對我有幫助, 謝謝!
114#
發表於 2009-7-21 11:12:49 | 只看該作者

回復 1# 的帖子

为什么看不到图,单看文字看着好累!: u9 _2 z( h. w- W- ^
- X6 ~5 W0 t) G9 r0 i1 K
[ 本帖最後由 semico_ljj 於 2009-7-21 11:28 AM 編輯 ]
115#
發表於 2009-7-24 14:51:17 | 只看該作者
thank you for sharing this material
116#
發表於 2009-7-26 14:47:29 | 只看該作者
各位大大~我的OP是two-stage的架構~而我去量測low voltage bandgap的PSRR出來的頻寬很低。( H3 |- C- v; h* e5 z0 A9 u, I9 g) }
我想請問一下PSRR跟OP的GAIN是最主要的影響嗎?還有什麼也是影響的因素呢?/ i% i  n- O, A
來去看看大大給的PAPR...謝謝囉!
117#
發表於 2009-7-26 21:58:08 | 只看該作者
1. 看大家蠻踴躍在討論, 確實已發揮'社群'之功用.' ?' ]8 ~$ B$ G& g: P
2. 我同意, analog ic design indeed needs some experience.
118#
發表於 2009-8-23 21:48:29 | 只看該作者
多看看PAPER是有益無害的
) R0 ?4 x# e, v/ \尤其在做analog這一塊
119#
發表於 2009-8-27 01:00:23 | 只看該作者

請教有關調folding_cascode 放大器的訣竅

小弟目前正在練習設計folded cascode opa
6 G/ x+ w2 W' L0 {這個討論串令我受益良多呀
120#
發表於 2009-8-27 19:22:47 | 只看該作者
fold-cascode的opa真的不容易設計的好% o. {2 n: ~0 {4 g9 W& E
來這裡跟各位前輩學習如何設計7 J# {) _% x3 g! t
謝謝大家的指教
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