請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
1 d  W  N4 V1 Q! c/ Y等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

- Z3 p+ O0 D. E  t增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
$ r/ G- U* U6 u% m, \' Q在下使用的是65nm的製程，所以VDD是1.2V，
5 w4 u- N3 C5 Z; R2 a4 M3 X. J+ Z9 p而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
2 c' O! u( I$ K/ o/ a8 Q
% v8 x1 W+ H( w# ]7 j  m9 w0 j3 @所以有幾個問題跟訣竅想請教各位大大，
0 m# V/ J5 D& e# O0 A1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
' x; l  c( a" k) z  z+ Z5 g! [7 R
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
* B/ z4 }* V' T2 I

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
$ `- W+ K) ?9 ^2 ]7 f3 q. u" r.lib 'xxxxx.lib' TT
8 @$ U0 }/ p  y( q! [.unprot
% _9 k. _8 P6 n.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
2 }( h  u2 @. N*****************
VDD vdd gnd! 1.2V

" I4 n7 F& O, Y6 JVB1 vb1 gnd! 0.74v
1 s0 G9 a. Q6 Z- \VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v

! F2 f  ^7 E8 |, [/ [; aVCM vcm gnd! dc 0.6v
+ g  F& F3 R4 E3 \. VVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
*****************
* w% |9 R) b+ x9 d* u- ]
, ~) F$ A. }7 ^; k8 s7 U+ j6 MM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
! U4 A! Y( c2 G; L* VM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
" Z# D% T+ s& w" I* s( Y1 kM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
" t/ w8 q# q" X) a/ JM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
, u5 ~: @( _  n8 zM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
. d) ~3 W/ q0 r5 ?* c( P0 cM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
5 O  x  ?/ Z1 Q  o5 dM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
2 G5 r" k/ M# |% w' J! k2 \5 [: Y: B
- Y' P" k* F/ p! t***********analysis*************
' U, M; O# u  _+ }7 M- ^************output**************
7 h. M/ h+ \( L0 p.op
.option post
7 F+ I7 P6 u: g. V/ l! y.tf v(nout) vd
.end

! q& q& A9 g; ]* x      v(nout)/vd                               = -115.0583
3 l! }6 c& |5 a      input resistance at             vd       =  1.000e+20
& }) f; E7 I5 c" h. p# M  C      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
; n0 G4 s$ ~6 U3 h! @- r0 R差不多極限了

st80069

原來如此...原來是到極限了...
* x9 r- i' l6 t) u8 Y+ ^: z, Q! b因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


5 W+ ]. w# y* S多虧有vince大大的肯定，小弟才敢放手去做

) N2 _7 v& _6 R9 m不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
4 g3 x1 \; f1 z  \4 o* |M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
" u4 H1 M. A/ Z$ Z* W. C) o: g你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
% b4 Z" G! R1 [# g* r需要多少電流?
regulator 的load regulation spec是多少?
3 M% `( [6 u/ d! C第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
/ I' r3 M7 B' U  v5 k( ~回vince大大，
5 @8 S# f( t6 }# Q" t) tload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
: f2 J8 a2 I& z所以...就想說先以增益為目標....
. R5 L! a$ t# r  \, A9 x0 [
[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
* X9 c3 h, V8 c; I1 \- y0 ~感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
9 {3 m1 `) W* s% y& }& ^8 E# b8 B而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
, N: @0 b  _$ s1 O& W! B# o不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
! [+ L& y& }0 Q" ^; V8 U& S' h1 z2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
* W) k$ s3 h+ n0 W/ l& N6 H! k1 L   做了也是白做
1 f5 f4 h' e+ o0 B  [+ ~3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
4 F0 A$ U- K; l  Z4. 如果你是學生  而這個不是你論文的主要部分
* F0 ]3 g5 a5 A   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
7 j9 [1 O/ P; Z4 B5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
' l6 d- \/ y9 o4 S6 R: X更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
9 r/ ], l; C" T* X4 b. M
恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
* T' V5 R% _1 U0 h( {而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
/ g, T% L) m" \9 {7 }1 Y
( o% k, ]6 k: X0 L[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

* A( X3 E+ R& ^7 vregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
5 C9 P5 H( [5 U  z
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
( B' }* A9 q/ R0 @3 u; Q5 a' Q話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
7 C& H" p, b( Y  t. F恩...那應該是我的寬長比設計的問題了...
4 b) ^! t3 q- @, B  d5 l, I我重新再重推做一次...

6 X( G2 X5 L8 K$ E8 V$ \6 d


不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
4 F) Q! Y# Y0 {1 h. l自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
$ D: k) x7 u  Y$ t很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
  \# X2 Y9 w. e; i4 F唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

- h" T- _! O# U5 f* e從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

1 ~7 y2 ~% ?$ O( p2 W0 x恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
( H- \4 j& i  E8 W電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
" `0 W# V7 q! o, F4 I* O真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
  n* q% p3 {. ~* i8 o$ Z! ^6 N7 M小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
: M9 E9 y) G& g# U8 y很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
# t* d- ]( h: \# `' z發現OP的學問，還真是多....
唉...小 ...

7 M4 i8 f1 A3 J; }& J3 m& ^% I
: L) E) m. ]! N% ~1 a
我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
( v( g, D4 ~: }! B$ h而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
4 O, }! n3 J# U. P( m$ x6 g$ F# w而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

6 `6 j( x5 p% |4 [2 z4 f6 P
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....