請教有關調folding_cascode 放大器的訣竅

st80069

- N1 p7 `7 h( Y* {* N$ ]上面是在下正在做的差動放大器，正遇到瓶頸中...冏
( d0 w2 t# [1 e9 Q0 L在下初入門，設計跟理論之間有極大的差距.....
) ~. [* s3 z5 N( n5 J2 f& q在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
1 a) ~1 J& x3 y' k( s* {$ T等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
( h) D' h8 I! |在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

5 E" P  x4 U  F! C9 Z4 w7 V/ l$ ]所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

( f6 {- q+ U/ g: Y  |" b7 }, j2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
& {- I% P1 z3 x+ C/ z3 Z  y
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
* P* k+ o. x% O8 r/ f
3 u$ Y6 s: f- X% T% `% @大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
4 `! G+ w" }% d$ X, m希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
8 n, m$ B( C4 b) \3 L

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
( U- R* F+ Q/ E) g' O9 n***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
, T& f2 T( w: U2 P$ r" ?! k.globle VDD
# K1 s% V( x& I- p( M! Y" ?: n  \.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
' W! M. U. H1 U4 S1 ^$ K: i***********description****************
3 e' O! H  x  M- h2 M. `" F& L*****************
VDD vdd gnd! 1.2V
: q% _) P4 P; a
VB1 vb1 gnd! 0.74v
% {+ A/ N) H2 [9 o7 h1 T- }. mVB2 vb2 gnd! 0.4v
. z4 i7 g. I+ b6 A/ V4 p( H9 EVB3 vb3 gnd! 0.38v

2 _/ |8 Y( P) {( [/ t; L. @VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
0 w% T& z& r! |. U0 P*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
" i, D5 a; l" Q* z4 [6 x, vEIN- in- vcm vd gnd! -0.5
*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
3 u3 [0 d8 e7 W: H$ hM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
* U0 p& I% I0 {" R) t  @! a$ fM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
2 d$ s, g6 m3 `  t; B$ ]- qM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
. m& }: K% R* {1 ], TM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
& J6 p2 _  M- h- iM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

7 L/ H1 u0 m' i& c9 U***********analysis*************
( r/ K8 A' h% p( c************output**************
.op
.option post
9 y7 D) \' J0 r. M6 ^( Z2 m4 Q.tf v(nout) vd
6 S  _; ]% i# d2 @2 m) X4 |.end
( g8 t4 {2 g/ x" t
      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

; ^0 F- b* U! \3 {/ G0 l  `[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
; x% M' \  y' K8 x結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

" N1 n4 W6 T2 ?* _) g
多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
" ~2 Q3 _/ h- G  D5 m/ K電壓值該怎麼調，或者W/L該怎麼分配，
4 H. e% O) M' ?1 x+ f* d  `; J. v2 r才能讓Mdrive的部份便成SATURATION??
$ t7 N6 v6 z0 s調了整整一個下午，linear就是linear，說不變就是不變....
) J, g( X) x  [: CM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
: a. c! q% S, Pregulator 的load regulation spec是多少?
2 m5 s/ c  C6 o" J5 u4 X, x/ \第一級OP bias電流多少?
# m! `& {* b2 F9 N, [% A這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
0 n- R2 O6 g: u5 F) s回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

& g8 U! s9 M( {  W8 J( K7 ^[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
# l+ b5 c# |) E2 O0 N2 D當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
$ }2 y% o% |" _而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
2 m" x* J, O# n# w: [$ w6 I不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
1 U9 L- w: Z4 d! A. g, r  W* s; T   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
% Y( J& b+ \) N3 }! G   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
& O% p! s% @6 r1 _9 a7 R& D3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
6 A# H; M* z1 u4 [/ Q4. 如果你是學生  而這個不是你論文的主要部分
1 O' v3 v# z# V- q* I   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
! ?9 z4 Y7 O$ B0 s' \# N   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
7 @7 f# B3 u2 F& L  w" X5. 你的VCM就是你的Vref 不是1/2 vdd
- H" X" P( s( S, c# i6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
' I- L; p, {0 o+ d. d不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
9 U( j7 J5 L7 a6 h看到各位大大為我解答，讓我求助無門的情況下感動非常了
/ v- x# p* x& [! p恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
9 j" L% B" O* x5 I, Y謝謝大大們的不吝指教....
/ H  _8 O/ G7 F* Y. S(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
) M4 m) p# [: g! s9 R
# z. t. k" K- |恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
1 k& F- d9 D, L2 {( Y" S% p小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

5 c  {) V& p7 n( ]: c2 l. G! n[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
# |/ F. P7 E5 R話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
* f. k: i% N$ `- T(昏頭)
抱歉抱歉....
: c( Z: |) c6 E9 kfinster大大說的....是指沒有MD和MC時的設計嗎??
6 j9 T1 D5 S) y恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
7 W* d* m* d, d
: |6 O7 ], k* W; O[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
( V: a; e6 C& E) e- q& U: A. b有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

) M; P0 u1 ?5 d; Mregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
1 p$ \- @; m; f4 B& Z. q 要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
& f$ r* d* R/ }2 ~咦?
% X: K$ n6 t% ?, L# ]% y' R話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
1 G6 P7 y8 `% vfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

& ~) F* F: g& n- I
" H, c4 n) ~: Y& V
4 b5 Q9 Q* l$ j2 G" E$ N
* W8 _1 D% R4 D8 F; [& ^4 Y4 F不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
) R' K0 V1 P* s  I3 I因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
9 ?4 A( M0 Z0 V, c很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

2 G# i) C$ I* n: w7 ~( V從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

恩.....原來如此...
+ U( u' a6 [- y2 Q6 c$ j4 x( J今天發現了一個問題.....小弟的功率真是省到了一個極點....
& k% h" j2 A4 F, Z0 p電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
, j9 C" @& C  ?/ x9 `6 @3 S  q也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
- i: C  l% M7 w真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
$ ~1 k7 m& D/ U$ U) E6 T' Y喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
7 ^7 Z7 G4 g" ?8 P: n/ W$ D很謝謝kgbriver的寶貴意見~~~
& W. h' Q+ s1 O, Q看finster大大的解說，
/ i' X( o$ s6 y- F7 a' p' q發現OP的學問，還真是多....
唉...小 ...

4 Q5 i& o7 p  U: P  y9 I- o
# @6 ?; t  Z  n% c9 `( P3 _我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
% j" X& B1 G( J2 B而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

5 `- B$ Q- R7 E) h& u9 Y: w% b  z6 D
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....