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原帖由 hiyato 於 2008-4-24 09:30 PM 發表 : C3 R7 d' @, }% w6 l
6 m9 H; y. M4 q J. \( @; V, e5 s2 l恩~問到樓主我是甚麼學校?這個嘛!- p1 H4 i" a5 z8 x' B8 Q
不是台成清交,也不是中字輩,更不是科字輩,
) V" X1 o. F; i& w' U+ F, w9 ~3 ?$ ]) d8 b小小的私立學校,就不方便透露了,
' g/ V9 L) l5 t7 Y2 ], R- F大家可以私底下交流。
$ A; U4 d6 y* G. X( B畢竟還是在學習中。
' m' M( v8 I H% JPO上自己layout的一小部分,也請大家多指導,該如 ... : n0 H7 {% T# w% I$ G) G, x
# }! R4 ?* N U- }7 f/ v
跟您說一下這樣畫的一些問題,希望能讓您進決賽時有幫助(去年我評分被扣的地方)
. o: v5 n: p$ B% o/ m" N. L3 b1.mos的等方向性...意思就是指如果mos都是放直的,全部的mos都要放直的,反之亦然,看您右上角的mos似手與其他mos的方向不一致
- c* E6 t: k: |+ H2.不管是畫被動元件或是主動元件,都記得要補dummy mos 以及圍guard ring 非常重要...1 R- C) R$ g, n) }3 ]0 Y! R$ `( @: \
3.避免過長的走線,線跟線中間在規畫時,盡量能夠讓訊號線包在gnd 或是vdd之間
) X( Z# b/ m; k# Z0 ^6 [最後,版上有人有分享矽拓的layout 講義,那份講義蠻棒的,建議去找來看看6 J! q! U X/ h
我今年也有比...不過沒交XD...所以沒有進
) \, U b: F. O$ [分享一下我畫的rdelay
8 F. w2 [9 \6 d* x/ T空間沒有利用得很好,左右留白是想在畫top的時候可以補其他元件進來,或是補gnd...
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9 A' `8 E; u, @' ~% `+ a7 u) x) F- E+ x( r5 V% E; Y
[ 本帖最後由 Shouwei 於 2008-5-2 02:38 AM 編輯 ] |
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