[問題求助] 關於Design Vision的問題

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cmyang

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發表於 2008-4-2 11:23:23 | 顯示全部樓層

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

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