關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告

2 _# E3 `! H; `" P; i3 SWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
. g* N  b. K# r# R* y
5 x' i1 G2 X* O5 o1 G6 a& C這是代表我的code哪裡有問題呢

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
4 y$ C! s/ t3 q  A# l3 x# y我應該要怎麼修改才好

5 T3 G  }0 X" \+ q( _assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
5 ]8 W8 j$ G" O* k9 a7 m
因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

小人發

要怎麼看阿 ~~
) P4 O, \. W: |怎麼確定合成沒錯
: r+ f3 ^0 P* p# [0 d還有combinational loop 這是要確定什麼

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
7 N- S* \0 ]$ q5 F如果確定合成沒錯, 即可忽略此訊息~

小人發

原來是floating的問題
4 p( t/ P2 s0 r* [了解了
感謝你的解答
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另外還有一個問題   也是在DV階段跑出來的warning 如下:
5 t& S# z+ i8 |5 a, g
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
: V) a# V) V" {  P; G# CInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
$ z# _9 O( W2 `7 {  xWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
3 E9 y3 m6 r; S9 L5 }Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
1 _* t8 g, `7 g3 a. O/ ?0 H( N  c若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係