關於Design Vision的問題

小人發

用工作站跑verilog的時候
! J( {# x6 G/ q& b6 d; H' k在DV的階段  出現了一個警告

4 t6 |6 O% c& M& [Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
8 U6 U# N! i/ e/ o# s. w5 y+ [
這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
8 u" e* d$ N# T1 U% ]9 h了解了
7 H4 l" x  i9 f" z& w4 f! H感謝你的解答
-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

; `2 Z: ~7 t1 g; gdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
8 s$ I; j4 d1 ^3 h) p% v+ d% Z5 [Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
+ ]" g. C- `1 q4 ]4 N) {9 u         to break a timing loop. (OPT-314)
2 O. @7 v2 C6 u% sWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
$ @+ _# }! F7 f: P8 P, d% i2 z         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

3 q$ j$ H* L: w- ?8 G' q7 a[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
: O7 g! O2 s; i1 p$ ~, z' y怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
4 f( M5 `8 J6 h5 u% L% m我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

5 h5 G- S9 g7 e  W3 |7 l( z因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.