關於Design Vision的問題

小人發

用工作站跑verilog的時候
7 M( r* C! L/ y在DV的階段  出現了一個警告

Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
. T8 S' o* w' d9 u! F: R9 ~9 m若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
( Y9 t' A2 r* }, M2 S了解了
感謝你的解答
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& F# ^. e3 }! ^4 W8 h7 d1 n另外還有一個問題   也是在DV階段跑出來的warning 如下:
2 a6 i# O2 l3 ~9 \" s
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
$ N1 e: e, f( SInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
  T5 o" m$ }8 }, x- ], i         to break a timing loop. (OPT-314)
  [) h" l* r) m: X0 t( r9 Z
" ]( U' M" {2 _% Z! `4 K. x要怎麼判斷這些warning是必須要解決的
* o* ^2 _7 R6 @( A: b因為我還可以把波型合成出來
1 \; f( V; u( }1 t$ [可是我怕最後layout部份會有問題

3 O/ p  [! {1 j* ?" g[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
- {7 I- \8 A3 u4 B' S如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
. l8 s7 z4 A3 j) V0 k' a怎麼確定合成沒錯
2 H* n4 _+ f/ n0 p, q+ U! h還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
& p) Y2 x# k! d; E- o我應該要怎麼修改才好

% R0 `8 Q* z/ J! V7 m4 wassign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

5 e1 Y4 F7 U7 @+ a因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.