LATCH-UP最容易发生在模拟版图的哪个位置

minxia.lee

在一个模拟电路的版图中，哪些地方最容易发生LATCH-UP？
$ h, M4 n# e, }( X& ?1 ~是不是只会在PMOS NMOS之间的区域发生？
那么我是否主要针对这些地方进行保护？
- L% F; s+ Q/ r大大们都来讨论讨论~~

Nancy_Yeh

大部分出現在ESD&IO
8 S9 V7 h, i9 i0 \; u2 i% C# @在電路裡面只要PMOS和NMOS都會有LATCH-UP
PMOS要圍NIMP Ring
- F6 M8 [1 K" I5 U7 H5 U+ lNMOS要圍PIMP Ring
+ n! H/ ^; T7 |/ m  _3 y' u即可解決

daviv5

簡單說有比較大的電流，流過，pmos &nmos 沒有拉開合適的距，或者是sub r 沒降低就有可能觸發

simon

Substrate resistance 不易改變 , 若改變則元件特性可能因此而不同 .
& Z1 u$ D$ b+ W# t) l4 ^. I# u0 x$ W若是將 pick-up 做好 , 降低 substrate current 則可降低 latch-up issue .

minxia.lee

谢谢楼上各位朋友的指教~~和帮助~~~~