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我對這問題的理解如下:6 v* i) F: a5 x7 V% `
V* x# K6 R* l8 ^2 Z( A- Y1.
- @" U# I& e# ] M$ s& r1 c' E3 R, R+ O( ECMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
R+ q S c; d5 G2 _比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
c$ M L# h' R如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果) 9 f5 X0 s/ q. T j) U8 e
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
+ T, f5 z; x7 a: a, N: j
* y! Q+ T% v1 Z1 i& Q0 N+ X2. 我原本預期電流只會在基底的表面流動.
: U1 \; ~/ a0 i* e3 w 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
6 Y5 }4 |* h' V (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
8 o1 T: o: N& q% a8 W0 n 其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
/ ~" ^. j' ~! W! i3 l) g* z) m 教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
5 u4 \! S7 Z# f0 @. B. K- ^7 G Layout上常見的作法就是每隔一段距離就要打 contact上去
( o) B. k# z0 o9 p# I$ j: [, H 主旨就是在降低 Rwell電阻.
/ }6 I5 B4 M$ y+ l 不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
7 O& U" @" |2 J( i% l5 V1 `. I/ g. p2 \
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.% x' M2 c5 u: f9 C0 j$ x. k* E+ x
" ~/ [: |) i% X- i1 R0 \ q[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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發表於 2008-3-20 08:28:29
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