CP 與FT 在作比較要注意什麼

Feng0730

小弟目前再IC廠做測試 因沒什麼CP經驗,事後發現CP與FT差異很大,和小弟所想有些差異,想請教有經驗的人要注意什麼?
; D/ B4 ]9 w7 k6 b3 q0 w# a目前CP與FT同一個程式 只差負載不一樣?
請問各位有經驗的大大指導一下!!^^

york0

現在回答這個問題不知道會不會晚了點，但還是將我在IC測試多年的經驗分享一下；

首先 CP 與 FT 須注意甚麼？當然是不能選錯程式 ，那不是廢話嗎？對！但因為有些測試程式是
( @/ r/ W0 Y! `5 a5 t當你進入程式執行時才讓你做選定，所以有時後選錯了也不知道的，等到一批貨做完了，報表出來了才
. V) H$ R2 l' F" b" V* l, Q發現，那你也準備被罵到臭頭了，為什麼？因為IC測試是以秒計費，所謂"時間就是金錢"用來形容IC測試
  {1 _' |2 X1 M% m, s! N/ |再貼切不過了。

CP 與 FT 測試所使用的設備不同， CP 使用 prober 而 FT 使用 handler ，在操作上有很大的差異
- H) Y1 C; ~7 G: F# G，Tester可能都一樣，但 Tester 與 prober 或 handler 的通訊協定不一定相同，因為 CP test
會將各種不同的 function fail 分成不同的 bin ，所以 bin 有可能高達 254 個 bin ， 而  pass
7 S4 S  N0 @4 n- t, l5 C4 [只有"一個" bin，為什麼呢？
. n6 O7 l: n" F) s1 g4 x( y- i- J
% ]3 r, x* j1 ~3 f因為 CP 主要是針對 FAB 廠的製程做測試，所以只要將 CP 測試的資料 pass 給 IC 設計者，根據測試
$ s/ @- W4 ~8 }: x& ^. K0 X8 c2 ^資料，IC 設計者便可以輕易的知道問題多發生在那些區塊，是 FAB 製程有問題、那一個製程有問題，
或是 Ic layout 有問題，或是設計有未考量到的地方••••••etc，從 CP 的測試資料便可以看出
' e& R$ f0 c; t1 Y# V5 m  F一些端倪，所以 CP 的測試程式會多偏向這些方面去撰寫。
+ v& p5 a" r. \8 b& N5 u& V
FT 測試呢？ FT 可以說是這顆 chip 能不能用的最後把關者，也是 assembler 廠的檢驗者，因為
# @( m6 k- k6 R! f; ?) gwafer 已經測試過了，所以 assembler 廠只挑 pass 的 die 封裝，所以理論上不可以出現 open/short 的 chip 出來，如果有太多的 open/short，那你 assembler 廠絕對脫不了關係，
assembler 廠恐怕也收不了這次封裝的費用了，所以為什麼 handler 上一定會將 open/short 獨立
" F9 r/ B9 `8 G8 `- r# [) ~5 k一個 bin 的原因，這些 open/short 的 chip 一定會回到 assembler 廠分析，去找出 assembler
3 T3 \) B' h, d5 K# M# c廠那段的製程出了問題。
! D3 H. D, ~( v0 V
3 b* n  c6 ]1 Z3 e. q6 u除此之外，因為最後階段了，所以 chip datasheet 上所 show 的所有 spec 都須要被確認，否則
! n$ U  o' W: n9 \ datasheet 就寫假的啦！因此 FT 測試就須要乖乖的一項一項的測，直到所有的 spec 都測完為止，
+ M7 q* x1 l, q* q6 \到此為止就 OK 了嗎？還沒結束呢！除了功能正確無誤之外，再來就要看 design house 能 "A" 多少
& Z8 b$ x$ p1 o8 g錢了，"A"貨就一定價格最優，"B"貨次之，"C"貨則便宜賣，所以 FT 測試最後除了 pass 的以外，還
要將 A, B, C, 等級分出來，因此 handler 上就會出現 pass bin 不只一個的原因了。

HZ徐

這差很多吧! CP yield spec一般較FT鬆, 很多spec也會不同,IC pakage 後的影響差很多!你最好跟foundry test engineer & design house test engineer討論一下spec,以免測出來的結果是 fail

Feng0730

謝謝樓上的大大!!
8 U% m* v0 L7 R- V6 q/ N你可能誤會我的意思!!
8 A# }& L" ?5 o! _2 D7 @你所說的CP yield spec會比較鬆這是一定的
* u7 ~3 q7 ^! k# E7 O# a0 v) g我所謂CP 和 FT 程式一樣是指測試方式 , 當然SPEC有變動過 ,考慮到探針所能承受的電流而改變負載也有只是不知為何差異還是很大?
. q' `" m$ S, q2 x5 K不知有無相關網站可參考 ?請好心的大大指導一下

y2kperfect

me too 我也想要知道有何不同
& M. d0 H4 P: `  R* A3 H5 `我們廠,實驗lot調低SN的濃度 CP(99%)過了但FT(5%)卻沒過

yhchang

CP 只能做一些初步 良率的分析
知道 CHIP  Function 有沒有過   
稍微量一下 Current SPEC有沒有過...
! ^8 L3 N6 _, Q. q! `& s, l) g有沒有什麼大的 Bug 跑出來?
可是 真正的速度及效能  就得要 FT　才能知道
/ N4 p% F' T9 W5 J3 i
5 S( P+ H. D" f4 @3 ^; {- u  X因為 封裝  的時候  對 CHIP 會有 Stress壓阻效應   還有 高溫低溫變動大的效果出現....
- k5 p5 K3 n# B: m5 E# O  lFT後的 CHIP  就跟有  西曬的房間一樣  夏天像  烤箱   冬天像冰庫....
此時的  Device 特性會偏移比較嚴重 ,  比如 Bandgap 就很容易有 Die-to Die或 Lot-to Lot   Variation
Vbgr 參考電壓 會漂掉....所以 CP與FT其實差異還蠻大的 兩者良率差距大
如果測試沒問題的話  那問題還是得 丟回給  元件或研發工程師去解決....
) C1 v& G" d" ^4 r  ^$ A4 T
大部分 IC測試廠 都得等 FT過了 才敢送給 客戶跨...

St1358

站在另ㄧ個觀點與各位討論,cp是用探針,探針所能承受的電流不大,他雖然是鎢鋼製品,但是由於過小,太大的電流會讓他碳化,進而產生阻值,所測出來的function就會不準,同時也因為炭化快,清針次數增加,針的壽命會減點,良率也不會好,而f/t則是因為是contact leadframe腳位,用的是fingers contact,面積大,因此不會有這樣的問題,大部分c/p項目,f/t都有,有些特殊項目會在c/p測,而不會在f/t測,因為wafer上有其他小小的function pad,而f/t所測的的只是將打線部份接出來的 function 加以測試,有些 bug 還需要開蓋去點 function pad才量的到真正所需要的資訊,因此c/p的range是比f/t大,但項目可能會比f/t多,看不同產品會有不同定義!

york0

IC 測試同時關係著 FAB 與 assembler 廠的所有製程，問題包羅萬象，一時之間無法將所有的東西解釋
清楚，也很難通盤的瞭解，只有多看多聽多學，單是要搞定 tester、 handler、 prober 恐怕就要花個
3 |! f7 b" f7 N幾年的時間了，大家一起努力吧。

york0

因為是剛到此版，還有些要適應的，版面有些亂，將就點看囉