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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › CALIBRE LVS & DRC
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CALIBRE LVS & DRC

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1#
發表於 2008-3-5 17:33:06 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
請問一下有誰大概可以跟我描述一下 LVS 跟 DRC 一些基本的概念!!
* ]2 r3 K9 n" l1 f. M* T
% K5 D8 }  o* y# C比如說怎麼去認一個NET DRC怎麼比對的呢? 比較內部的分析
8 u- D! _" w" ^" C; s0 p/ s' Y% U9 q# H, e4 p# s! j
謝謝分享...
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188
12#
發表於 2020-8-16 11:08:17 | 只看該作者
大的解釋真好~~~小弟了解囉~~多謝唷~~多謝你的無私~~謝謝
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11#
發表於 2008-7-30 21:38:23 | 只看該作者
請問一下大大們
3 y# C; \7 }& m1 B1 k4 d! D# o# m要跑lvs時
% e+ g/ f/ v# }, w- `- @! [要產生.sp檔一直發生錯誤
" ]' q; @9 m, V' M" B  [% \9 t8 J沒辦法成功# @. U2 c( ?1 P$ p2 i8 W
請問是甚麼問題阿
1 S3 E! c) U, {0 y7 s6 z*************+ b( {% N! q/ C
4 T$ a( n) y; @, k) \/ f" _
不管執行什麼程式,都會記錄在紀錄檔裡，例如： *.log,
' V5 }% g- ?: r/ m& I0 X5 O% n; m你先開 *.log 看看是什麼原因？7 m; _2 G* ], X" K- f: H7 _: {0 g7 `% M
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10#
發表於 2008-7-30 20:15:50 | 只看該作者
請問一下大大們1 \5 H6 @. @- u, `2 a( m6 T+ ~
要跑lvs時! g. I. M; m+ w  X: v
要產生.sp檔一直發生錯誤3 {8 j$ g7 S4 C! z, {
沒辦法成功9 |1 {) v' B3 B% N
請問是甚麼問題阿
$ P4 v; {( S0 T; B+ M  A% \, E*************6 [/ T3 `% e8 F/ K+ ~
可以將問題敘述更詳細一點嗎?4 `! j5 k/ C$ v2 H% A
這樣才可以確切的解決大大的困擾~
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9#
發表於 2008-7-24 00:18:11 | 只看該作者
我看我看我看看看
2 }( e* _- c, o我看我看我看看看
& ~+ I9 _. \" ?9 y( X& U我看我看我看看看$ i2 F  w8 s! @0 C0 q% g
我看我看我看看看' s5 l" @# h0 Q* z8 `9 ~+ P
我看我看我看看看
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oligxoi
8#
發表於 2008-4-28 09:42:49 | 只看該作者

回復 7# 的帖子

請問一下大大們
/ }0 O$ j) K/ }# I* e4 ?要跑lvs時' |# }5 z+ ~8 N7 Z- g- j
要產生.sp檔一直發生錯誤- W& o1 ]& X  L7 m6 u; I2 q
沒辦法成功
2 d  f) Z6 ?9 o" |/ Y請問是甚麼問題阿
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ricky000
7#
發表於 2008-4-25 03:03:52 | 只看該作者
我看我看我看看看8 e; ^% }* A& O: v! B0 B
我看我看我看看看5 W5 V" _) `5 D- X! X: ?4 E3 d( _
我看我看我看看看
. @) d) Q3 _& h我看我看我看看看
/ O- D" H# q. S& s9 |9 W$ y. \- P我看我看我看看看
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6#
發表於 2008-3-13 22:26:06 | 只看該作者
大大的解釋真好~~~小弟了解囉~~多謝唷~~多謝你的無私~~謝謝
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x014067
5#
發表於 2008-3-10 17:05:44 | 只看該作者
學了一年多，現在才在這裡看到原來是這樣的縮寫，以前都只會用，但不知道有這樣的意義所在，真是受益良多阿!!
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4#
發表於 2008-3-7 08:53:44 | 只看該作者
簡單的說~你要的答案可以在LVS & DRC 的COMMAND裡找到1 z0 h( ]7 y1 x1 i
4 J- F% |7 w; @3 J7 y! c
LVS的原理就跟之前所說的一樣，CALIBRE 如何去認到MOS 除了COMMAND外
* ?2 q7 X" J' L+ I你還必須STREAM IN SPICE ，COMMAND裡會去定義怎樣的條件下他是PMOS$ D5 b7 M" R! H+ P$ v! L
還是NMOS，如何判定是INV是去比對你所STREAM IN 的SPICE ，在LAYOUT中4 F) E$ S7 {9 C& i. K1 m
如果有PMOS 跟NMOS的連接方式跟SPICE中的定義相同那LAYOUT就是INV，至( D( D2 ~) y; N8 P5 l7 m/ q/ P
於如何找到特定的NET，除非在電路中就事先寫入，不然在CALIBRE RUN LVS時
* C4 C7 X: y$ i' @6 B- Q- ~所產生的NET NAME是隨機排序的，不過有些LAYOUT的TOOL有辦法認到NET，
/ R4 ?; j/ ]+ l但也是必須事先設定。: F  M# F1 _& F3 `. a
: }' d3 e& L, l8 Q
DRC的原也跟之前說的一樣，COMMAND FILE 會去依DESIGN RUN 裡的規則然
* a" s7 p  ^( ^1 O; q( B+ k" U後寫出一連串的句子，將所有層的可能的相對關係以條件式的方式寫入，然後再
! [! ?; n) F1 Q6 o利用TOOL 去比對並將結果顯示。
" X1 _& f& X; G  g! `% L
5 U; |1 J8 Q' _0 ~) j' l以上是我所了解的部份，希望有幫你解答到。
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3#
 樓主| 發表於 2008-3-6 18:30:07 | 只看該作者
喔 不好意思 我沒有逗號逗開 我的意思是說 lvs 是用什麼樣的原理去比對... 他樣去認出一顆mos 或是 inv 呢??/ l- x$ u3 i7 r
( K/ z3 n' v! j# A' X
那他怎麼去認出 那根NET 要跟哪個NET相接 SPICE上寫的NET 他怎麼去判斷的呢!?9 z- r% c5 @4 q3 g# H
, b  S/ `$ X$ U2 S, i
是這個意思拉...DRC也是  他比對DRC時 是怎樣比對 一層一層 或是用座標 之類的 相關資訊 ^^
* w5 K5 {. Z' R6 @; N
+ C. j8 t- J" {% v" O1 [# c/ n5 N謝謝你
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2#
發表於 2008-3-6 17:35:09 | 只看該作者
極簡單的說DRC 就是Design Rule Check 的縮寫，也就是依照Design Rule來check你畫的layout
. N& l8 L6 h8 V  Q只要將check 出來的error部份修除就ok了
, F. `8 G! _1 @' s7 E$ ?/ H/ E5 B
7 e: b2 i  v. c- d極簡單的說LVS 就是Layout vs Schematic 意思就是layout跟電路的比對
+ f. I4 q( x  W$ s$ z- |除了比對電路有沒有接錯還會比對model有沒有畫錯。+ ]4 H# O3 L6 E% j7 b

! z* O6 \! C: u: K5 [; D; F5 M. p另外請問您的問題NET DRC 是什麼意思?因為沒看過所以沒辦法給你解答。
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