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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路

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樓主: michael6172

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[問題求助] 用verilog撰寫取對數log電路

1^#

發表於 2012-2-2 09:42:59 | 顯示全部樓層

想看看 k 大是如何解決這個問題
: l) |- k% D" W: S+ O( a0 ^6 _2 H感謝 K 大的分享謝謝~

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