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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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樓主: michael6172
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[問題求助] 用verilog撰寫取對數log電路

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1#
發表於 2010-12-15 23:48:26 | 顯示全部樓層
先回覆，改天在來看code
& @2 [$ ^$ ~9 j; I  [1 U9 O3 z4 L! v7 t: }+ B0 [
我也有在做對數轉換器& U9 f+ I, ?7 P( e
我是將數字表示成　N = 2^k(1+x)
( z0 K5 M! |& O以Mitchell的方法為基礎進行改良3 U$ `( V6 p$ D, W3 Z4 j* @

2 a7 A+ C" {1 X) U- K% ^好久沒上來了XD
' K9 z7 }/ ]% R0 W" v上一次來是在問FPGA方面的東西. D# ~+ z0 ^& {1 H, c0 k0 c; l2 u
因為要在上面實做對數轉換器
0 e1 o) f1 Y- f( k* l不過那時沒得到協助) u7 h! Z9 ]" ?) A. n5 w
幸好最後有成功做出來
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