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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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樓主: michael6172
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[問題求助] 用verilog撰寫取對數log電路

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jungswee
1#
發表於 2008-10-7 12:59:42 | 顯示全部樓層
謝謝大大0 k# I, W( g- K) P1 [# v& z
學習一下# W& H" D% o0 {: }
筆試有的用了2 {9 W7 P) m0 d5 g( w8 v) _8 A
不過還是不太明白，A和X幹嘛要定個範圍呀
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