用verilog撰寫取對數log電路

jhshao · 發表於 2009-9-1 18:37:59

谢谢，谢谢，下来看看，学习一下

jhshao · 發表於 2009-9-1 18:38:27

谢谢，谢谢，下来看看，学习一下

jhshao · 發表於 2009-9-1 18:38:45

谢谢，谢谢，下来看看，学习一下

jhshao · 發表於 2009-9-1 18:38:57

谢谢，谢谢，下来看看，学习一下

ssshman · 發表於 2009-9-15 15:25:30

剛好在研究verilog
對這個程式很有興趣
感謝分享謝謝

tommy123 · 發表於 2009-9-24 14:19:38

我也想來看看怎麼做的，不過我們公司是用VHDL的...

milksoda · 發表於 2009-10-11 17:58:07

milksoda · 發表於 2009-10-12 09:12:02

我也想看看怎麼寫的@@

...............................

impishjoseph · 發表於 2009-10-16 15:03:02

最近在做電路~~剛好碰到此類問題~~謝謝分享~~~

phil1801 · 發表於 2009-10-19 10:54:42

使用泰勒展開式這個做法真的是很棒 , 要學一下 !!

milksoda · 發表於 2009-10-20 10:25:45

雖然看完了...但還是看不太懂其原理= =................

chiro1982 · 發表於 2009-10-27 23:40:32

多謝大大的分享喔
sin跟cos或arctan可以用cordic解log到是第一次聽到

duffrose · 發表於 2009-11-19 15:58:50

嗯，這是好的近似方法，若能夠寫成參數化的模組，就更有彈性了。

eecc · 發表於 2010-1-26 17:19:27

感謝你的程式我也對如何取log感到好奇

k369 · 發表於 2010-3-3 10:23:28

That is it. I just need it. very good

for_ofdmcdma · 發表於 2010-3-5 18:09:40

謝謝各位大師的分享, 小弟學到很多

13572468 · 發表於 2010-5-9 13:21:22

thanks for your help very much

ishoni · 發表於 2010-5-11 00:14:16

補充一下我看了一下code 如果要合成電路的話把第2個always裡面的log_conv_b3, log_conv_b5... 重複的地方換個名字會更好一點,要不然就是分三組 _bn, _cn, _rn 等等, 另外這個展式好像是以e為底的? 如果要換底數的話不知道原來的展式還是不適用?

alita · 發表於 2010-6-17 14:54:56

用verilog撰寫取對數log電路 , 感謝無私分享..!

bbbaabbb · 發表於 2010-7-21 12:04:02

很久以前也有這個疑惑
也忘了之前怎麼處理= ="
再拿來看看
謝謝大大分享

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