加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
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$ F5 K# ?1 j/ O- c% u' V造成LVS驗證顯示短路
" j. [" ^7 t8 |0 C( p  T, W
. j3 \6 j8 T2 }; a因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
% y$ Q# V( W. _# e) g) M
而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

+ K8 P3 G' z& ?1 G& l6 |; b是stream in 的時候就有問題了嗎?
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請問有人有遇過類似的問題嗎 謝謝大家