加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
7 R* W0 k2 }8 {" w0 Y% n
: \$ |7 i- r* |0 J在完成晶片的core之後要打上PAD去做靜電防護

" o! _, [1 T, H6 m4 f4 P6 t但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

造成LVS驗證顯示短路

. V& ?  @! p1 o! M2 d因為用的是TSRI給的library
5 a1 b) u9 V  W$ _; N
) o- T: u' b& x2 R: f, L. ~8 H發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

- z  Q3 v" o3 C2 U/ ^6 N* }+ X而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

) e! I7 \( h# w3 @是stream in 的時候就有問題了嗎?

, _- E: m" Y/ q7 e3 ^. Z請問有人有遇過類似的問題嗎 謝謝大家