加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
7 O, K% E8 R2 ?
" B8 C4 C/ T- d5 W3 r在完成晶片的core之後要打上PAD去做靜電防護
# f' ^' ?8 S, x$ f1 E' Y5 }# @
' A8 {! ^" G7 p+ U+ _! b但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
* I1 ?0 K' g6 [
造成LVS驗證顯示短路
" u! N& ~1 H, ?- e3 Q# t2 d7 `6 h! e
因為用的是TSRI給的library

0 m. B$ h' b+ h' G8 z; E發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
+ l0 x  n' I! N0 Z+ t9 a% H) G' t! t
& I! z4 y8 a& [- J$ A而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

2 f# h6 o; l3 B( S是stream in 的時候就有問題了嗎?

& e' K" s: R, O/ c1 p9 J* M請問有人有遇過類似的問題嗎 謝謝大家