What Verification IP do you plan to use MOST on your current design?

atitizz

Please indicate whether the IP exists internally or is purchased from 3rd-party...

" Z2 [5 a0 y6 [, q( TOther (please specify):

ranica

ASIC工程师
# i0 f9 y! R" b6 z5 L公      司：High-technical IC supplie with commercial FPGA intellectual property
工作地点：北京
/ e. ^* d& `7 H9 {8 x
职位描述
1.微电子相关专业硕士学历, 3+年ASIC前端工作经验（不含在校、实习）;  
2.熟悉并参与过ARM或MIPS等常用SOC架构的设计、应用,对SOC架构及常用外设的工作原理有深入理解。
3.精通verilog语言，能够独立完成verilog module design，拥有良好编程习惯codingstyle。
9 q; w4 s/ w+ N' x4.能够独立完成单元级仿真，在系统仿真中承担部分工作。
5.至少1次成功流片经验。
6.对synthesis、sta、dft等有一定了解。
7.良好的团队合作精神

ranica

职位要求
3 h3 g( R* g! j. f/ O全部或部分满足以下条件者优先考虑：
8 C9 s8 V; y5 x1.有在大型asic公司工作经验，深入理解其企业文化。
$ y  c! y- k' ]. U' C* r( U2.熟悉验证方法学;熟练使用SystemVerilog等专用语言进行验证平台的搭建和维护。对Testcase规划、覆盖率分析、门级仿真、ATE testpattern产生等有实践经验和深入理解。
3. 丰富的fpga emulation经验，能熟练进行板级debug，编写调试简单driver。
4．对芯片系统架构有一定理解，能进行子系统级别的独立规划设计。对以下知识中的至少2种有实际经验：
& w/ {5 d2 |" ~& [6 fARM/MIPS/8051 CPU及其架构,
3 c" F6 G! k' Z. L: \8 Z. O% fAMBA(AXI/AHB/APB) 总线、OCP,  
* C& v7 }: }2 ?0 G: b" GUSB(3.0/2.0/1.1,  
NAND/Nor Flash/S-flash controller
# C2 @: K  X' J# x8 VDDR（2.0/3.0）controller/PHY
4 ]/ G5 Y- u2 e" X8 E# t  b1 |low power design,  
chip level clock/reset generation and control,  
, {* X. F' t; [/ `( w- k/ rSD card controller, SATA,sim card  
+ i% ^+ L9 [6 O- o  ]% |soc基本外设 (SPI/ GPIO/timer/WDT/I2S(SSI)/I2C/UART),
1 X& \4 N. g3 b5 r+ MEthernet,  
JTAG, etc.

ranica

FAE
公      司：A famous IC company
工作地点：深圳

1 G, I* y* d9 U- S) K/ B8 hKey Responsibilities

# Q2 O( o7 [6 o- P) J* u" H$ l& f" @# _Scope prospected and qualified IP opportunities develop strategies and processes to increase IP licensing and design wins opportunities.
% S/ s* k0 X0 ]! n& |4 R* q
Remove technical obstacles and provide a path to increase IP licensing and design wins opportunities.
$ y/ n0 T0 s2 _4 ]4 x
Present and demonstrate technical details of xx products to customers.  
  u& U9 t- x+ p8 \
2 f: s( x6 W" ~4 {" sProvide technical support in pre-sales opportunities as well as ownership of customer support process.  
6 o1 w) G$ |! {6 x, c
5 w  v2 b! [2 Y0 l4 Q2 B1 T4 D/ mProvide appropriate product recommendations to meet customer requirements

Provide system design expertise and first pass architectural planning for products in early design stages

ranica

职位要求
Education & Qualifications
Qualified candidates will have a good university degree in Electronic Engineering, Computer Engineering or Computer Science. Master degree is a plus.

  m% w" n9 D8 U1 V/ n; Z3 GProfessional Skills and Personal Requirements
$ q4 C3 }. A. P1 m% K* B% zExcellent communication skills
) y: a0 b; f" c- k: j4 E0 _" \" i! vHighly self-motivated with the ability to effectively work alone as well as in a team
Must have the desire and ability to solve problems quickly.
Demonstrate a positive attitude and respect for all members of the team
* G2 Y$ c+ ^; o2 Q# ^" SBe motivated to continuously develop skills and accept a variety of responsibilities as part of contributing to the team’s success
Willing to travel both domestically and internationally, approximately 30% of time, spending significant periods of time on customer sites and for learning trips.
: ?* t  N, T, l) w6 R1 j$ xGood spoken and written English
Customer related experience is a plus, but 10+ R&D experience is must-have.

Essential Technical requirements
$ d! a# ]/ \( o: d- t/ S7+ years experience in IC hardware design. xx SoC tape out experience is a plus.
Working knowledge of ASIC Implementation (Verilog, Synthesis, P&R, and Timing analysis), including relevant EDA tools and methodologies.
Experience at the system architect level with intimate knowledge of bandwidth analysis, low power design, performance optimization etc
GPU experience is a plus.
# |/ E0 m; G, C$ Q/ yConsumer application experience is a plus

innoing123

Brocade在其數百萬兆位元（Terabit）核心路由器中整合了Altera的120G和150G Interlaken IP
% x% ]& p8 R7 T採用含有Interlaken IP的Stratix V FPGA，Brocade線路模組能夠靈活的根據雲優化網絡進行擴展
3 B& z! Q6 n# T# M
2014年2月25日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈，其Interlaken矽智財（IP）核心通過認證，被Brocade® MLX®系列數百萬兆位元（Terabit）核心路由器選用，開始產品發售，應用於資料中心。Interlaken IP在Stratix® V FPGA上實現，有助於Brocade路由器快速高效的擴展雲端最佳化網路。使用Altera FPGA和IP來擴展雲端最佳化網路，支援企業管理大量的網路資料，並根據結果即時做出決定。

Brocade公司ASIC和硬體工程副總裁Majid Afshar評論表示：「Altera為我們提供的這一種Interlaken IP設計能夠非常靈活的進行配置，而且非常可靠，滿足了我們各種線路模組配置的寬頻效率需求。這種獨特的配置設計結合我們的服務成本模型基本結構，讓我們的企業和服務提供者客戶獲益匪淺，他們對預算要求非常嚴格，而且需要的服務比較特殊。Altera的Interlaken IP頻寬可以擴展，具有很高的資料效率，滿足了客戶對大資料的需求，同時也滿足了需要透過網路高效率傳輸資料的其他應用需求。」
, Z! C( k) P2 |6 f$ ]. |( M' E+ k
9 v5 [% f$ W$ q3 Z. gAltera採用Stratix V FPGA架構的Interlaken解決方案支援速率高達100 Gbps以上的晶片至晶片資料封包傳送，協助OEM傳送每天產生的近2.5艾位元組（exabytes）資料。Interlaken IP是完全整合解決方案，包括了MAC、PCS和PMA層。

innoing123

Brocade採用Stratix V FPGA架構的百萬兆位元路由器解決方案為企業決策層提供了：

4 u; k/ W% ]  H* A" v•        為軟體定義網路提供高密度100吉位元乙太網路（GbE）、40 GbE和10 GbE路由以及真混合埠模式的OpenFlow支援，靈活的流量控制以回應動態資料流量碼型，滿足了業務需求。
2 T# ?5 r4 I$ Z/ \* w•        可靈活擴展的IPv4/IPv6路由和高階MPLS功能，提供線速100 GbE和10 GbE密度——非常適合網際網路骨幹網路和服務提供者核心網路應用。
6 k9 j8 @3 u! ]6 Q( Y4 m$ R•        高性能價格比結構，讓管理人員能夠靈活的購買服務和頻寬，進而提高其競爭力。
: A+ T6 h, p2 C- D+ B/ |- u% \) l
Altera通訊業務部資深總監Dan Mansur評論表示：「Brocade透過其創新路由器不斷簡化並擴展網路基礎設施。我們的FPGA和Interlaken解決方案為Brocade這樣的公司提供的優勢，不僅僅在於滿足了當今資料中心的性能需求，而且其設計方式可以支援未來應用的傳輸量和介面更新要求。」
5 B$ v: N) u" w, L$ \/ v
+ F3 ]* V& o) s0 s2 l' b% bAltera的Interlaken IP核心可以擴展滿足對更大頻寬、更高性能的需求。IP通過了大量的模擬和驗證，能夠可靠的運作在多個內部和客戶平臺上。

ranica

IP验证工程师
公      司：A famous IC company
工作地点：苏州

% H- [4 W+ ~6 V5 j+ u+ v职位描述：   
# N  \1 D& v8 P5 i, [0 o- u1. 负责PowerPC等平台上的软件设计、开发、测试
2. 配合IC设计人员完成芯片开发验证工作
3. 负责相关技术调研，编写相关开发、测试文档
4. 负责芯片及应用方案的市场推广和技术支持工作

- O* r2 }- _3 W* o3 c岗位要求：
1. 计算机、电子类相关专业，本科及以上，三年工作经验；
6 O$ T) ^( D7 p+ \2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
$ D2 N4 S2 e0 ^7 L" g4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

IP验证工程师
公      司：A famous IC company
工作地点：苏州
" d/ U/ k6 j9 \% o
: Y/ J/ X" z0 |. |9 \! T职位描述：   
1. 负责PowerPC等平台上的软件设计、开发、测试
2. 配合IC设计人员完成芯片开发验证工作
3. 负责相关技术调研，编写相关开发、测试文档
4. 负责芯片及应用方案的市场推广和技术支持工作
- T; T4 ?( z- n  Y8 _0 ^3 J, p
8 L! F- A, m1 a% f& \岗位要求：
' G2 u+ ^1 Y8 {& Q, P" n6 B1. 计算机、电子类相关专业，本科及以上，三年工作经验；
0 ~& @; S3 Y# x" s; S/ }) H; N1 c2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
. X! h7 A& H( U$ I$ L) r3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

IP验证工程师
公      司：A famous IC company
" v& a9 [, m  T工作地点：苏州
  D" Q* I5 C/ s8 A, z2 ^+ l4 h
职位描述：   
1. 负责PowerPC等平台上的软件设计、开发、测试
0 P2 x' D9 o( x# s2. 配合IC设计人员完成芯片开发验证工作
3. 负责相关技术调研，编写相关开发、测试文档
4. 负责芯片及应用方案的市场推广和技术支持工作
# ~$ J$ x  @6 E: S( Q
岗位要求：
: V" q$ S/ I4 Z4 z: V: F! g7 Z1. 计算机、电子类相关专业，本科及以上，三年工作经验；
2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
" a% L& N4 _: A6 y( V) m0 k' `3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

ASIC Verification Engineer (WMAC)

: r( }2 ?# S) U8 |4 x) @) I公      司：A famous IC company
" D/ G  T+ {- L1 e9 i; l% j工作地点：上海

) ]% K: T$ q1 t0 dThe Role:
1 N7 f( U$ P8 c; `) m        ASIC design and verification
        Work closely with the California teams
. y% p' j- g) C8 ?" e6 i, H& \        Support chip tape out and bring up

Requirement:
        8-10 yrs. experience  
$ L- }6 j4 P2 q- l5 L: p        Knowledge of Verilog / System Verilog & Perl
2 H' C  d0 b$ I. z, x        Has worked on complex project; experience with 802.11 is preferable
        Can work independently - want him to take over MVE
        Experience in Networking SOC, Ethernet MAC or any other MAC layer protocol experience is plus

ritaliu0604

ASIC Verification Engineer (WMAC)
& r1 z, [0 I7 }- I+ |5 E: l1 F% f
公      司：A famous IC company
  C1 r9 A8 M  A工作地点：上海

The Role:
- T% f, U) D* |6 U/ v4 }' E: v        ASIC design and verification
        Work closely with the California teams
        Support chip tape out and bring up

. S! G" q( |& B) q5 e4 A- L" SRequirement:
) C2 R7 y- `# V5 c# l# {        8-10 yrs. experience  
        Knowledge of Verilog / System Verilog & Perl
        Has worked on complex project; experience with 802.11 is preferable
* V& ~1 w2 z* b' F, |. k        Can work independently - want him to take over MVE
1 P% r3 C* w3 M: F) B. n        Experience in Networking SOC, Ethernet MAC or any other MAC layer protocol experience is plus

sophiew

Job Title igital verification Engineer
Job Category :Semiconductor
* L$ j$ F# G: W5 U( ^Location : Singapore
Job Type : Permanent
Job Description:
Looking for SoC Verification Engineers Experienced in System Verilog Tools
* C+ n* q6 m6 ~$ _3 R# Y
6 G: q+ |% O9 r3 C- j. ?  q* n( R" QResponsibilities:
/ O( [% D. K; P* ]6 kConstrained-Random Verification using SystemVerilog.
Develop verification environment for DUT,Write and debug tests for DUT using SystemVerilog, Perl, and C.
/ Q3 H4 ^- t+ i2 A% QDevelop Bus Functional Model(BFM) or using Verification IP(VIP) for tests
Developing and reviewing test plans
Write coverage monitors to evaluate the coverage of the DUT.
$ T2 w: D4 ?) |( X0 X: z) |Formal verification using SystemVerilog Assertion to verify SOC or IP is plus
5 G1 O1 O" K6 u: M9 k9 V6 b
Requirements:
: J+ O3 a! ~0 d8 j4 D- e>4+ ethernet switch background
$ k4 C9 P, ^- z% h5 iAt least 3-year+ experience on digital design and verification
Experience on SystemVerilog/VMM/OVM/UVM (UVM is plus)
Familiarity with transaction-level verification at higher-level of abstractions is plus.
Experiences in developing measurable verification plan.
5 `# S+ l$ @# J1 [5 a" n) PProficiency in UNIX scripting languages and utilities such as csh, sed, awk, and Perl.