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新思科技發表DesignWare STAR層階系統(Hierarchical System) 加速SoC矽測試(Silicon Testing)
可大幅降低測試整合(test integration)時間、提升層階SoC的測試品質
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摘要:

4 M+ u+ Q: i5 P·         藉由自動測試整合以及SoC驗證(包括類比/混合訊號IP、數位邏輯區塊、記憶體和介面IP)，提升設計及可測試性設計的生產力。
·         利用動態的連續測試排程，讓測試時間和功耗達到最佳化。
/ d2 J, G+ H4 E. b- s' @" ~+ P% Q3 H4 h·         在SoC層級重複運用IP和邏輯區塊的測試模式，減少開發時間和心力。
+ M+ t( V( X" v% b" G) B·         藉由簡化的層階式網路(hierarchical network)，減少測試的邏輯面積和訊號繞線，該網路以IEEE測試標準為基礎，且由針對所有IP及邏輯區塊的模組化伺服器所管理。
, Z6 T& M7 |( j( U3 K" I·         透過IP與邏輯區塊的層階式存取，減少數周的的測試時間。
·         DesignWare STAR層階系統為新思科技完整的測試產品解決方案之一環；新思科技的完整測試產品解決方案尚包括DesignWare STAR記憶體系統、DFTMAX以及TetraMAX。

(台北訊)全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)近日推出DesignWare® STAR層階系統(Hierarchical System)，該自動化層階測試解決方案內含類比/混合訊號IP、數位邏輯區塊(block)、記憶體和介面IP等，可有效提升SoC測試的效率。STAR層階系統可大幅減少測試整合時間是根據IEEE測試標準(IEEE 1500、 IEEE 1149.1
+ M; |4 z0 ^9 h、P1687)所自動建立的層階式網路(hierarchical network)，由模組化伺服器(modular server)所管理，用以進行整體SoC測試資源的存取和管理新思科技DesignWare®，及提升測試結果品質(quality of results，QoR)，藉由彈性的測試排程(scheduling)達到測試時間與功耗的最佳化。

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意法半導體(STMicroelectronics)CAD和設計解決方案之SoC測試小組經理Roberto Mattiuzzo表示：「意法半導體使用多種IP區塊，而每個區塊的測試介面可能有所不同，這使得在SoC層級進行所有IP的整合及測試時非常困難且耗時。新思科技的DesignWare STAR層階系統可在SoC中自動進行IP測試整合，並在SoC層級允許IP層級測試模式(test pattern)的重複運用，可有效減少數周的設計和可測試性設計(design-for-test，DFT)的時間，並加快產品的上市時程。此外，該解決方案支援存取嵌入式(embedded)SoC DFT架構的最新標準，讓我們能符合電路板層級(board-level)測試的需求。」

STAR層階系統為SoC中的每個IP及邏輯區塊在RTL中建立使用者配置(user-configurable)之IEEE 1500介面，並利用最高層級(top-level)的控制模組或伺服器將它們整合，同時在每個設計層階層級維持標準介面。對於具備數個層階的設計而言，該解決方案可在所想要的層階中提供模組化伺服器(而非最高層級伺服器)，以便在設計層階實現測試收斂(closure)，同時維持最高層級的訊號路徑(signal route)。利用現有且廣泛採用的IEEE測試標準，STAR層階系統讓SoC測試資源的整合更加容易，如此一來遍布於全球的設計團隊在各自負責的SoC作業上便能更具效率。簡化層階式網路及統一標準測試介面的自動生成(此由中央或模組化伺服器所控制)可改善面積和訊號繞線(signal routing)，並省去數周的測試整合時間。此外，利用針對IP存取的IEEE 1500網路，STAR層階系統將IP層級測試模式帶到SoC層級，此舉將減少重新產生模型的需要，並減緩大型SoC所帶來的容量瓶頸。在IP層級和所有設計層階層級達成測試收斂，以及在IP和邏輯區塊的周邊提升可操控性(controllability)和可觀測性(observability)，都可以大幅提升大型SoC的測試結果品質。
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新思科技首席設計師Yervant Zorian博士表示：「由於在方寸晶片上進行多樣設計的需求日漸增加，加上使用更多的IP已成必然，若利用傳統的全晶片(full-chip)方法論，要在預期的時程和成本內完成大型的測試勢必非常困難。新思科技推出的STAR層階系統，利用IP層級和邏輯區塊層級測試有效率地測試SoC，讓設計團隊在較低的設計和測試成本下，縮短數日的測試整合時間，以加速設計的上市時程。」

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STAR層階系統讓設計人員能夠彈性地安排個別IP和邏輯區塊並行或連續測試的時程，使在測試時達到時程和功耗的最佳化。該彈性的測試排程可大幅降低測試時間，特別是針對有限I/O的設計更是如此。該解決方案提供以自動測試設備(automatic test equipment ，ATE)和互動電路板(interactive board)為主的矽除錯和診斷，以加速產能提升。STAR層階系統利用IP除錯測試模式，並且允許從SoC層級實現診斷控制和存取。此外，它能透過調校(calibration)伺服器達成電熔絲編程(e-fuse programming)以及透過調整類比/混合訊號IP，協助提升SoC產出。STAR層階系統符合IEEE標準P1687，允許重複運用嵌入式測試工具進行系統層級的除錯。

2 j5 ?8 I! J/ i7 t3 {所有新思科技未來的DesignWare類比和混合訊號IP，如USB、DDR和PCIe，將與STAR層階系統一同配搭且立即可用，讓設計人員能自動建立IEEE 1500介面，並可在SoC上整合IP測試架構，以及使用層階式測試。DesignWare STAR層階系統加上以下產品，將提供設計人員和測試工程師更完整的SoC測試解決方案：針對嵌入式和外部記憶體測試之DesignWare STAR記憶體系統、DFTMAX™壓縮、TetraMAX™ ATPG解決方案

、具備內建自我測試(built-in self-test，BIST)的DesignWare IP、Yield Explorer®設計導向良率分析(yield analysis)系統以及Camelot™ CAD導航(navigation)。而新思科技的完整SoC測試解決方案不但能提升測試生產力、減少整體測試成本，還能提升測試結果品質。

新思科技IP及系統行銷副總裁John Koeter表示：「身為介面、類比和記憶體IP的領導廠商，新思科技深知大型SoC設計需要大量IP，而我們也知道在時程緊湊和預算緊促下進行有效的設計測試實屬不易。新思科技提供可與STAR層階系統立即搭配使用的DesignWare IP，讓用戶可以在SoC層級有效率地整合和測試新思科技的IP，加速設計收斂並提升測試結果品質。」