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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › RAM疑問
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[問題求助] RAM疑問

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eric994
1#
發表於 2012-8-31 13:59:54 | 顯示全部樓層
你的寫法不對，這樣合不出block ram7 C6 l& X" s8 w  X% q0 ?9 i
不能同時做這兩行
7 z# G8 S, J4 X. h1 A6 |6 r  prealdata_L1ain  <= ram_data[L1_addr];+ s. Z& ?/ g( S& [8 d; E! m& K
realdata_L1bin  <= ram_data[L1_addr+512]( z, q3 C  z% I6 `
當合不出Block ram時
( U2 J5 y8 ?, K8 dtool就會用LE去合，想當然而，一定不足的
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