有人用過vericomm跟xilinx ise嗎? 我有問題想請教請各位高手入內

lucky

各位大大，
8 h3 \" B6 D; }3 ^0 H　
& _4 u' v" s5 u5 @　　　　問題一：
　　　　我在用xilinx ise合成時出現下面警告，這是什麼原因? 該怎麼解決呢?
' X: |; M8 c5 g' s, M" |　　　　我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目，出現警告，它說明如下
4 v' O2 C9 o3 K& T5 x　　　　WARNINGhysDesignRules　:　367 - The signal <clk_IBUF> is incomplete. The signal
　　　　WARNINGhysDesignRules　:　367 - The signal <reset_IBUF> is incomplete. The signal
- m# H! z+ \1 S. t$ ^3 L& p7 t　　　　這些是怎麼回事能請大大幫我解答嗎? 謝謝您
3 h& I& }8 j0 W* m5 g9 A' A! o
& p$ M- ~: T  R# ?( ]　　　　問題二：
　　　　　　
　　　　　因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign

( N$ ]) @! T8 T, M! z　　　　　Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?

　　　　　其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。

sieg70

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