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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學界或業界的先進:
! K* b! Y" N: a2 K, b! p) o4 g# |7 L- \+ f- ]0 o
想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程
9 `3 `& X' t2 _, F5 XSYSTEMC擅長前段 6 C8 a; j$ q# b$ L
StstemVerilog則後段功力相當了得
* o5 w9 q/ @1 A, L) H# l可惜這兩種標準還無法做有效率的整合
5 ]9 H: Y, C' J( A# F. U學界已經有很好的整合經驗/ S7 w8 v% j) ~" @
但是業界中小型還在探索階段或根本沒有  Q0 A, \6 i' e% T5 Z2 n' u; D) R
大型的Design House & Design service company有專門的部門在研究
; w9 t( `0 ~; t9 X( C' E+ n7 x但只是部分導入在複雜的SOC上7 `' F" y9 T( T
總之 越複雜大型的SOC 這種投資就相對顯得重要..
3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
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